Многопроцессорная система

 

Изобретение относится к вычислительной технике, в частности к быстродействующим многопроцессорным системам.. Целью изобретения является повышение производительности многопроцессорной вычислительной системы. Поставленная цель достигается тем, что система содержит N процессорных блоков, N блоков приоритета , каждый из которых содержит два элемента ИЛИ. два триггера, элемент задержки и дешифратор, системную память. 1 и л.

COIO3 СОВЕ ТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 15/16 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕ НТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4827609/24 (22) 21,05,90 (46) 28.02.93, Бюл. ¹ 8 (71) Киевский политехнический институт им, 50-летия Великой Октябрьской социалистической революции (72) В.И.Жабин, Г,В.Гончаренко, С,А.Гаврилов, В.Н.Дорожкин, В,И.Савченко, B.Å,ÈøóTèí, В.B.ÌàêàðîB и В.В.Ткаченко (56) Валяк Е, Последовательно-параллельные вычисления. М.:МИР,1985; с.50.

Патент Японии 58 — 16491, кл. G 06 F

15/16.

Изобретение относится к вычислительной технике, в частности к быстродействующим многопроцессорным системам.

Целью изобретения является повышение производительности многопроцессорной вычислительной системы.

Многопроцессорная система, представленная на чертеже, содержит процессорные блоки 1.1;...1.N, входы/выходы данных, адреса и управления которых через общую шину 2 соединены между собой и с одно- имейными входами/выходами системной памяти 3. Первые выходы процессорных блоков 1.1,...,1.N соединены с первыми входами установки в "ноль" соответствующих первых триггеров 4,1,.„,4.N, вторые входы установки в "ноль" первых триггеров

4.1,...,4,N соединены с выходами соответствующих вторых элементов ИЛИ 5.1,...,5.N.

Вторые входы вторых элементов ИЛИ . 5,1,...,5.N соединены с выходами соответствующих триггеров 6,1,.;.,6.N и с входами со-. ответствующих процессорных блоков

„„Я2„„1798797 Al (54) МНОГОПРОЦЕССОРНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике, в частности к быстродействующим многопроцессорным системам, Целью изобретения является повышение производительности многопроцессорной вычисли тельной системы, Поставленная цель достигается тем, что система содержит N процессорных блоков, N блоков приоритета, каждый из которых содержит два элемента ИЛ И. два триггера, элемент задержки и дешифратор, системную память, 1 ил .

Ь1,1„...1.N. Вторые выходы процессорных блоков 1.1,...,1.N соединены с первыми входами соответствующих вторых элементов

ИЛИ 5.1,...,5.N, с входами синхронизации соответствующих вторых триггеров

6.1...„6.N и со вторыми входами усгановки в

"единицу" соответствующих первых тригге- сО ров 4,1„...4.N. Первые входы установки в

"единицу" первых триггеров 4,1,...,4,N соединены с выходами соответствующих первых элементов ИЛИ 7.1,...,7,N и с входами соответствующих элементов задержки

8,1;...,8.N. Выходы элементов задержки

8.1,.„,8.N соединены со входами разрешения соответствующих решифраторов °

9,1,...,9,N. Информационные входы дешифраторов 9.1„.„9.N соединены с прямыми выходами соответствующих первых триггеров

4.1,...,4,N. Инверсные выходы первых триггеров 4.1,.;„4.N соединены с линией ТПД (требования передачи), с которой соединены первый и второй входы первого элемента

ИЛИ 7.1, соответствующего первому про1798797 цессорному блоку 1.1, и первых элементов

ИЛИ 7,2, „7.N, соответствующих процессорным блокам 1,2,.„,1,N, соединены со вторыми выходами дешифраторов

9.1,„.,9 (N-1), соответствующих предыдущим процессорным блокам 1,1„„,1 (N-1), Первые выходы дешифраторов 9.1„.„9.N соединены с.информационными входами соответствующих вторых. триггеров 6.1,...,6,N.

Элеменtы 4,К, 5.К, 6.К, 7..К, 8.К, 9.К представляют собой К-.й блок приоритета, Процессорные блоки 1.1...„1.N могут быть построены на базе серийно выпускаемых однокристальнйх микропроцессоров

К1801 В М1 К180В М2 К580В М80 15

К1910ВМ86 и др. В качестве управляющих входных и выходных сигналов можно использовать соответствующие сигналы Этих микропроцессоров. В состав общей шины 2 входят проводники, обеспечивающие передачу между устройствами адреса, данных и управляющих сигналов. Количество и .назначение указанных проводников определяется выбранным процессором.

Например. для процессора микроЭВМ

"Электроника-60" число и назначение указанных проводников определяется в соответствии с 0СТ 11,305.903 — 80. Для построения системной памяти 3 мбгут быть использованы микросхемы типа К565РУЗ, К5665РУб,а также. К537РУ10, К573РФЗ, К537РФ5 и др. Триггеры 4.1,.„,4.К могут быть реализованы на стандартных микросхемах серий К555, К531 и др. В качестве остальных элементов могут быть использованы.стандартные микросхемы серий К555, К531, например К555 ЛАН, К555ТМ2, К531ИД14, К555ЛЛ1 и др.

При возникновении требования передачи и захвата общей шины процессорными блоками система работает следующим образом. "Дейзи-цепочка" Запрет ПОД задает приоритет процессорных блоков: процес-, сорный блок 1,1 имеет вь1сший приоритет, процессорный блок 1,N — низший. При от- .45 сутствии требований передачи и захвата общей шины (ТПД1 = О), первые триггеры

4.1,...,4,4 установлены s ""ноль", и на линии

ТПД устанавливается высокий уровень, При этом на управляющих входах (V) дешифра- 50 торов 9.1,...,9.Nвысокий уровень,,на информационных входах вторых триггеров

6.1,...,6,N высокий уровень, на тактирующих входах этих триггеров высокий уровень (так как общая шина не занята — сигнал СИА1 имеет высокий уровень) и на выходах вторых триггеров 6,1....,6,N устанавливается высокий уровень, т.е. сигналы ППД (предоставление передачи) отсутствует. При появлении сигналов требования передачи (ТПД1

= 1) первые триггеры соответствующих процессорных блоков устанавливаются в "единицу" так как на всех входах этих триггеров — высокий уровень. На линии ТПД появляется низкий уровень. В дальнейшем, для удобства, рассмотрим работу системы при наличии сигналов требования передачи захвата общей шины от двух первых процессорных блоков, хотя многопроцессорная система работает аналогичным образом при наличии сигналов требования передачи и захвата общей шины и от других процессорных блоков. Сигнал низкого уровня с линии

ТПД проходит элементы 7.1 и 8,1 и открывает дешифратор 9.1. При этом на выходе второго триггера 6.1 установится сигнал ППД1 (низкий уровень), разрешающий выход процессорного блока 1.1 на общую шину 2, Получив сигнал ППД1, процессорный блок 1.1 выполняет цикл ввода вывода по общей шине 2 (устанавливается сигнал СИА1 низким).

Сигнал СИЛ1 запрещает запись во второй триггер 6.1 и устанавливает в "ноль" первый триггер 4.1, так как вследствие того, что на обоих входах второго элемента ИЛИ 5.1 низкий уровень, с выхода его попадает нэ второй вход установки в "ноль" триггера 4,1, Нэ линии запрет ПД между процессорными блоками 1.1 и 1,2 появится при этом низкий уровень, который через элементы 7.2 и 8,2 откроет дешифратор 9.2. При этом на информационном входе второго триггера 6.2 установится низкий уровень. Но сигнал

ППД2 на входе процессорного блока 1.2 не появится, так как низкий уровень нэ тактирующем входе второго триггера 6.2 (СИА1) запрещает запись в него. По окончании обмена процессорный блок 1.1 сбрасывает сигналы ТПД1, СИА1. На выходе второго триггера 6.1 сбрасывается, а на выходе второго триггера 6.2 устанавливается сигнал

ППД.

Элементы задержки 8.1,...,8.N служат для задержки сигналов, открывающих дешифраторы 9.1,...,9,N на время, достаточное для переключения первых триггеров

4,1„.„4,N, Необходимость такой задержки обусловлена следующим. Допустим, сигналом ТПД2 триггер 4.2 установился в "единицу" и на линии ТПД установился низкий уровень. Допустим, что прежде чем сигнал низкого уровня с линии ТПД прошел на выход первого элемента ИЛИ 7.1 и попал на вход установки s "единицу" первого триггера 4,1, появился сигнал ТПД1 и началось переключение первого триггера 4.1 в "единицу", Тогда при отсутствии элемента задержки дешифратор 9.1 может открыться до окончания переключения триггера 4.1 и низкий уровень с прямого выход.< три гера 4,1

1798797 появится на линии Запрет ПД, позволяя выработку сигнала ПГ!Д2. Когда же триггер 4.1 закончит переключение в "единицу", выработается сигнал ППД1. Таким образом, появляется возможность одновременной передачи по общей шине двумя (а в общем случае и бол ьш е) процессор н ыми блоками, Эта ситуация исключается при наличии элементов задержки 8.1,...,8.N. Следует добавить, что при наличии нескольких сигналов

ТПД1 разрешение передачи по общей шине

ППД1 будет предоставляться последовательность, в соответствии с приоритетами процессорных блоков 4.1„...4.N (блоки с большим номером имеют меньший приоритет, Если же в то время, когда доступ к общей шине осуществляет 1,М процессорный блок и установлен сигнал требования передачи и захвата общей шины, допустим, от 1.(М+5) процессорного блока (т.е. триггер

4.(М+5) установлен в "единицу"), сигналы требования передачи и захвата общей шины выставят, допустим, 1.1, 1.(М-З), 1.(М+3) и 1.(М+7) процессорные блоки (М > 3;

М+ 7 <:М), то разрешение передачи по общей шине процессорные блоки получат в такой последовательности; 1.(M+3), 1.(M+5), 1.(М+7), 1.(М-3). Это обусловлено наличием связей между выходами первых элементов

ИЛИ 7.1,...,7.N и первыми входами установки в "единицу" соответствующих первых триггеров 4.1„...4.N. Эти связи не позволяют устанавливаться первым триггерам в

"единицу" при наличии низкого уровня на линии ТПД.

Обоснование технико-зкономической эффективности.

В предлагаемой вычислительной системе уменьшается среднее время ожидания процессорными блоками доступа к общей шине, что увеличивает производительность вычислительной системы по сравнению с прототипом. Если в многопроцессорной системе, выбранной в качестве прототипа, количество процессорных блоков превышает . отношение времени вычисления каждым процессорным блоком ко времени обмена информацией, то часть процессорных блоков, имеющих малые приоритеты, вообще не смогут получить предоставление доступа к общей шине, а для остальных среднее время ожидания доступа к общей шине будет возрастать к общей шине обеспечивается при любом количестве процессорных блоков, независимо от соотношения времени вычисления и времени обмена. Например, в системе числового управления CNC каждый процессор осуществляет расчет величин для управления приводами в такте управления, длительность которого составляет 2 — 8 мс. Кроме того. в каждом такте осуществляется обмен информацией между компонентами систем. Отношение времени вычисления ко времени обмена информаорного в этом р.оцесчисле и шине истеме чество беспеиводов, стемы, 5 цией при этом для каждого процесс блока может достигать 5:1. Прототип случае может иметь не более пяти и сорных блоков, так как при большем процессорных блоков доступ к обще будет затруднен. В предлагаемой с можно испольэовать большее коли процессорных блоков, что позволит о чить управление большим числом пр т.е. повысить и роиз водител ь ность си

15. Формула изобретения

Многопроцессорная система, содержащая системную память, N процессорных блоков, N блоков приоритета, каждый иэ которых содержит два элемента ИЛИ и два

50 триггера, причем входы-выходы данных адреса и управления всех процессорных блоков через общую шину соединены между собой и с одноименными входами-выходами системной памяти, выходы требования передачи и захвата общей шины К-го (К =

1, „N) процессорного блока соединены соответственно с одноименными входами К-ro блока приоритета, выход разрешения передачи которого соединен с одноименным входом К-го процессооного блока, в К-м блоке приоритета вход требования передачи соединен с первым входом установки в "0" первого триггера, инверсный выход которого соединен с входом-выходом требования передачи блока приоритета, с первым входом первого элемента ИЛИ, выход которого соединен с первым входом установки в "1" первого триггера, вход захвата общей шины соединен с вторым входом установки в "1" первого триггера, первым входом второго элемента ИЛИ и входом синхронизации второго триггера, прямой выход котооого соединен с выходом разрешения передачи блока приоритета и вторым входом второго элемента ИЛИ, выход которого соединен с вторым входом установки в "0" первого триггера, отличающаяся тем, что, с целью повышения производительности системы путем обеспечения возможности изменения приоритета процессорных блоков, в каждый блок приоритета введены элемент задержки и дешифратор, причем в К-м блоке приоритета выход первого элемента И соединен с входом задержки, выход которой соединен с входом разрешения дешифратора, первый выход которого соединен с информационным входом второго триггера, прямой выход первого триггера =оединен с информационным входом дешифратора, второй выход которого соединен с выходом

1798797

Составитель В.Шутин

Техред M.Mîðãåíòàë

Корректор А.Мотыль

Редактор Н.Коляда Заказ 773 . Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101 запрета передачи блока, вход запуска передачи блока соединен с вторым входом первого элемента ИЛИ, выход запрета передачи К-го блока соединен с входом запрета передачи (К+1)-ro блока, вход-выход требования передачи К-ro блока приоритета соединен через общую шину с одноименным входом-выходом (К+1)-Го блока приори тета, в первом блоке приоритета первый вход первого элемента ИЛИ соединен с вто5 рым входом того же элемента ИЛИ.