Система связи

 

Изобретение относится к радиотехнике и предназначено для использования в радиосвязи для передачи аналоговых сигналов . Целью изобретения является повышение помехоустойчивости передачи сообщений в пороговой области. Для этого на передающей стороне введены блок вычитания , блок дискретизации сообщёния;блок квантования, преобразователь код-напряжение , первый блок памяти, второй блок памяти, ячейки памяти, амплитудный модулятор , сумматор, а на приемной стороне - синхронизируемый генератор, блок обработки сигнала, коммутаторы первого и второго интеграторов, первого и второго блоков выбора максимального значения, блок регулируемой задержки сигнала, п + 1 ячеек блока памяти, преобразователь напряжение-код , первый и второй блоки записи-считывания , линия задержки 57 и блок восстановления квантованных значений. 5 з.п. ф-лы, 2 ил. (Л С

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (st)s Н 04 В 7/165

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Ф ч

ыч

ыи н

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4766199/09 (22) 06.12;89 (46) 15.05.93. Бюл. М 18 (71) Научно-исследовательский институт комплексной автоматизации (72) B.Н.Бронников и А.А.Гусев (56) Авторское свидетельство М 1591740, кл. Н 04 27/00, 1988.

Авторское свидетельство В 1401625, кл. Н 04 В 7/165, 1986. (54) СИСТЕМА СВЯЗИ . (57) Изобретение относится к радиотехнике и предназначено для использования в радиосвязи для передачи аналоговых сигналов. Целью изобретения является повышение помехоустойчивости передачи

Изобретение относится к радиотехнике и предназначено для использования в радиосвязи для передачи аналоговых сообщений.

Цель изобретения — повышение помехоустойчивости передачи сообщений в пороговой области.

На фиг. 1, 2 представлены функциональные схемы передающей и приемной сторон системы связи.

Система связи с неравномерным укрупнением сигнала содержит на передающей стороне 1 (фиг. 1) синхронизатор 2, генератор сигнала 3, блок 4 фазовых модуляторов, блок 5 перемножителей, аналого-цифровой преобразователь 6, цифроаналоговый преобразователь 7, блок 8 фазоимпульсных модуляторов, блок 9 вычитания, блок 10 дискретизации, блок 11 квантования, преобразователь 12 код-напряжение, блок 13 памяти, амплитудный модулятор 14, генератор 15 кодовых последовательностей, фазоимпульсный модулятор 16, блоки 17,1-17, „,. Ж„„1815802 А1 сообщений а пороговой области. Для зтого на передающей стороне введены блок вычитания, блок дискретизации сообщения блок квантования, преобразователь код-напряжение, первый блок памяти, второй блок памяти, ячейки памяти, амплитудный модулятор, сумматор, а на приемной стороне— синхронизируемый генератор, блок обработки сигнала, коммутаторы первого и второго интеграторов, первого и второго блоков выбора максимального значения, блок регулируемой задержки сигнала, и + 1 ячеек блока памяти, преобразователь напряжение — код, первый и второй блоки записи-считывания, линия задержки 57 и блок восстановления квантованных значений. 5 з.п. ф-лы, 2 ил.

2" "-1 регулируемой задержки импульса, фазоимпульсный модулятор 18, линию 19 задержки, фаaoèìïóëüñíûé модулятор 20, блок 21 памяти и сумматор 22, один вход которого соединен с выходом амплитудного QQ модулятора 14, один вход которого соеди- а нен с выходом генератора сигнала 3 и одним . (Я входом блока 4 фазовых модуляторов, выхо- рр ды которого соединены с одними входами блока 5 перемножителей, другие входы которого соединены с выходами генератора

15 кодовых последовательностей через блок

8 фазоимпульсных модуляторов, а выходы блоке б переыножителей подключены к ос- «е тальным входам сумматора 22, выход которого является выходом приемной стороны 1, входом которой является вход . блока 9 вычитания, соединенный с информационным входом аналого-цифрового преобразователя 6, соответствующие выходы которого соединены с информационными входами и ячеек блока 13 памяти и информационными

1815802 входами цифроаналогового преобразователя 7, выход которого соединен через блок 9 вычитания и блок 10 дискретизации с входом блока 11 квантования, выход которого соединен с одним информационным входом блока 21 памяти, одни выходы которого соединены с входами блока 8 фазоимпульсных модуляторов, и через преобразователь 12 код — напряжение с другим информационным входом блока 21 памяти, другие выходы которого соединены с сигнальными входами блока 4 фазовых модуляторов, а первые синхронизированные входы п ячеек блока памяти соединены между собой с первым синхронизационным входом блока 21 памяти, с опорным входом генератора 15 кодовых последовательностей, вторым входом амплитудного модулятора 14 и одним выходом синхронизатора 2, соответствующие выходы которого подключены к тактовым входам аналого-цифрового и цифроаналогового преобразователей 6, 7, блока 10 дисретизации и блока 11 квантования, к вторым синхронизационным входам первой -; и блока 13 памяти, ячеек к двум синхронизационным входам блока 21 памяти, выходы блока .13 памяти соединены с входами генератора

i5 кодовых последовательностей, а в приемной части 23 (фиг, 2) — полосовой усилитель 24, амплитудный детектор 25, фазовый детектор 26, коммутаторы 27, 28, синхронизатор 29, блок 30 памяти, цифроаналоговый преобразователь 31, сумматор 32, фильтр 33 нижних частот, синхронизируемый генератор 34, блок 35 обработки сигнала, блоки

36.1+36.2"-1 регулируемой задержки сигнала, линии 37, 38 задержек, коммутаторы 39, 40, блоки 41.1+41.2"-2 линий задержек, коммутаторы 42, 43, интегратор 44, сумматор

45, линию 46 задержки, ячейки 47, 48 памяти, коммутатор 49, интегратор 50, блок 51 регулируемой задержки, блоки 52, 53 выбора максимального значения, коммутатор 54, преобразователь 55 напряжение-код, коммутатор 56, блок 57 записи-считывания, линию 58 задержки, блок 59 восстановления квантовых значений, блоки 6,.1 60.2" регулируемой задержки сигнала, ячейки 61 блока памяти, блок 62 памяти, блок 63 записи-считывания, выход которого соединен через блок 59 восстановления квантованных значений и фильтр 33 нижних. частот к первому входу сумматора 32, выход которого является выходом приемной стороны

23, а второй вход сумматора 32 соединен через линию 58 задержки и цифро-аналоговый преобразователь 31 с выходом блока 57 записи-считывания, соответствующие информационные входы которого соединены с последовательными выходами блока 30 памяти и первой и-1 ячеек блока 61 памяти, а управляющий и первый тактовый входы соединены с управляющим и первым тактовым входами блока 63 записи-считывания соответственно и выходами синхронизатора 29, вход которого подключен к выходу амплитудного детектора 25, первому сигнальному входу блока 35 обработки сигнала и первым информационным входом комму10 таторов 42, 43, а соответствующие выходы синхронизатора 29 подключены к управляющему входу коммутатора 43, второй информационный вход которого соединен с вторым информационным входом коммута"5 тора 42 и выходом коммутатора 27, к управляющему входу коммутатора 42, к управляющему и первому тактовому входам интегратора 50, к управляющему и первому тактовому входам интегратора 44, к первому

20 тактовому входу блока 52 выбора максимального значения и второму тактовому входу интегратора 44, к синхронизационному и второму тактовому входам блока 52 выбора максимального значения, выход ко25 торого соединен с первым информационным входом коммутатора 28, к первому тактовому входу блока 53 выбора максимального значения и к второму тактовому входу интегратора 50, к синхронизационно30 му и второму тактовому входам блока 53 выбора максимального значения, выход которого соединен со вторым информационным входом коммутатора 28, выход которого соединен с информационными

35 входами блока 30 памяти и и ячеек блока 61 памяти, к управляющему входу коммутатора

28, к первому синхронизационному входу, блока 30 памяти, к первому синхронизационнному входу и ячеек блока 61 памяти, к

40 первому синхронизационному входу блока

62 памяти. к второму тактовому входу блоков 57, 63 записи-считывания и вторым синхронизационным входам блока 30 памяти, и ячейкам блока 61 памяти, причем разрядные

45 выходы блока 30 памяти и первой+ и-2 ячейки блока 61 памяти соединены с управляющими входами блока 35 обработки сигнала, одни выходы которого подключены к одним входам коммутатора 27, другие входы кото50 рого подключены к сигнальным выходам. блока 51 регулируемой задержки, сигнальные входы которого подключены к вторым выходам блока 35 обработки сигнала, à управляющие входы блока 51 регулируемой

55 задержки соединены с разрядными выходами и-1 и и ячеек блока 61 памяти, к второму синхронизационному входу блока 62 памяти и к управляющему входу коммутатора 56, информационные входы и выход которого соединены с последовательным выходом и

1815802 ячейки блока 61 памяти и блока 62 памяти и входом блока 63 записи-считывания соответственно, к управляющему входу коммутатора 54, информационные входы которого соединены с выходами блока 51 регулируемой задержки, а выход соединен с информационным входом блока 62 памяти через преобразователь 55 напряжение-код, к управляющему входу коммутатора 27, к первому входу синхронизируемого генератора 34, второй вход которого подключен к входам амплитудного и фазового детекторов 25, 26 и к выходу полосового усилителя 24, вход которого является входом приемной стороны 23, а выход синхронизируемого генератора 34 соединен с вторым входом фазового детектора 26, выход которого соединен со вторым сигнальным входом блока 35 обработки сигнала, Генератор 15 кодовых последовательностей (фиг.1) содержит фазоимпульсный модулятор 16 и блоки 17.1-17.2" -1 регулируемой задержки импульса, информационные входы которых, информационный вход фазоимпульсного модулятора 16 и опорный вход фазоимпульсного модулятора 16 являются информационными и опорным входами генератора 15 кодовых последовательностей соответственно, выходами которого являются выходы блоков 17.2" -17.2" -1 регулируемой задержки импульса, причем выход фазоимпульсного модулятора 16 подключен к опорному входу блока 17.1 регулируемой задержки импульса, а каждый из двух выходов каждого блока регулируемой задержки импульса, из числа блоков

17.1 -17.2" -1 регулируемой задержки импульса, соединен с опорным входом другого блока регулируемой задержки импульса.

Каждый блок 17 регулируемой задержки импульса (фиг. 1) содержит фазоимпульсный модулятор 18 и последовательно включенные линию 19 задержки и фазоимпульсный модулятор 20, информационный вход и выход которого и информационный вход и выход фазоимпульснага модулятора

19 являются информационными входами и выходами блока 11 регулируемой задержки импульса, опорным входом которого являются соединенные входы фазоимпульсного модулятора 18 и лии 19 задержки.

Блок 35 обработки сигнала (фиг.2) содержит блоки 36.1 -36,2"-1 регулируемой задержки сигнала и блоки 41.1 41.2"-2 линий задержек, причем управляющие входы блоков 36.1 36.2"-1 регулируемой задержки сигнала являются управляющими входами блока 35 обработки сигнала, а первые выходы блоков 36.1 36,2"-1 регулируемой задержки сигнала являются одними выходами блока 35 обработки сигнала, другими выходами которого являются первый и второй выходы блоков 41.2 "-1 41.2"-2 линий задержек, входы которых соединены с выхода5 ми блоков 36.2" 36.2"-1 регулируемой задержки сигнала соответственно, причем первый и второй сигнальные входы блока

36.1 регулируемой задержки сигнала являются первым и вторым сигнальными входа10

20

30

40

50 ми блока 35 обработки сигнала, а первый и второй выходы каждого блока регулируемой задержки сигнала, иэ числа блоков

36.1 -36.2" -1 регулируемой задержки сигнала, соединены с первым и вторым входами двух блоков линий задержек, а первый и второй выходы каждого блока линий задержек, из числа блоков 41.1-41,2" линий задержек, подключены к первому и второму сигнальным входам блока регулируемой задержки сигнала.

Каждый блок 36 регулируемой задержки сигнала (фиг. 2) содержит линии 37, 38 задержек и коммутаторы 39, 40, информационные входы которых соединены с выходами линий 37, 38 задержек соответственно, а управляющие входы, соединенные вместе, и выходы коммутаторов 39, 40 явля. ются управляющим входом и выходами блока

36 регулируемой задержки сигнала, первым и вторым сигнальными входами которого являются входы линий 37, 38 задержек соответственно.

Интегратор 44,50 (фиг.2) содержит сумматор 45, линию 46 задержки, ячейки 47,48 памяти и коммутатор 49, управляющий входи выход которого являются управляющим входом и выходом интегратора 44, 50, сигнальным входом которого являются соединенные первые входы сумматора 45 и коммутатора

49, а соединенные вход линии 46 задержки, выход которой соединен с первым тактовым входом ячейки 47 памяти, и первый тактовый вход ячейки 47 памяти и соединенные вторые тактовые входы ячеек 47, 48 памяти являются первым и вторым тактовыми входами интегратора 44, 50, причем выход сум-. матора 45 соединен со вторым входом коммутатора 49 через ячейку 48 памяти, выход которой соединен со вторым входом сумматора 45 через ячейку 47 памяти.

Блок 51 регулируемой задержки содержит блоки 60.1 60.2" регулируемой задержки сигнала, причем входы блоков

60.1- 60.2" регулируемой задержки сигнала являются сигнальными входами блока 51 регулируемой задержки, одни выходы блоков 60.1 60.2" регулируемой задержки сигнала являются сигнальными выходами блока 51 регулируемой задержки, а другие выходы соединены с входами блоков 60.2" 1+

1815802

+ 1-. -С0.2" регулируемой задержки сигнала, выходы которых являются информационными выходами блока 51 регулируемой задержки, управляющими входами которого являются управляющие входы блоков

60.1 60.2" регулируемой задержки сигнала.

Система связи с неравномерным укрупнением сигнала работает следующим образом. Сообщение il(f) преобразуется в цифровую форму в аналого-цифровом преобразователе 6 с частотой джискретизации

f 1/Т {в соответствии с теоремой Котельникова Т « 1/2 fe), причем каждая выборка отображается в и двоичных разрядов, где и — степень укрупнения, целое положительное число больше единицы. Число выборок, передаваемых с помощью неравномерного укрупнения, равно m = 2". Запись и разрядов двоичного кода в блоки памяти происходит по m импульсам записи из синхронизатора 2, Параллельный код выборки поступает также на вход цифро-аналогового преобразователя 7.

Восстановленный сигнал вычитается из сообщения il(fj в блоке 9 вычитания, в результате чего получается ошибка квантования, которая преобразуется в блоке 10 дискретизации в ступенчатой кусочно-постоянный сигнал с длительностью ступеньки равной

Т; далее сигнал квантуется в блоке 11 квантования с уровнями квантования (L= 2 9), Двоичный код кванточанного значения поступает на вход блока 21 памяти, в ячейки которого записывается код четных выборок по m/2 импульсам записи синхронизатора 2, и на вход преобразователя 12 код — напряжение, Значения напряжения нечетных выборок записываются в ячейки памяти блока 21 памяти по т/2 импульсам записи из синхронизатора 2. Информация из входных ячеек памяти блоков 13 и 21 памяти переписывается в выходные по сигналу "Конец цикла" с периодом Т из синхронизатора 2. Выходной сигнал блока 21 памяти модулирует фазу генератора 3 несущего колебания в блоке 4 фазовых модуляторов, который состоит иэ m/2 фазовых модуляторов. Выходные сигналы блока 13 памяти поступают на информационные входы генератора 15 кодовых последовательностей. Сигнал "Конец цикла" поступает на опорный вход фазоимпульсного модулятора

16, который формирует задержанный импульс (с дискретой задержки Ьт = mT/2m) по отношению к сигналу "Конец цикла". Величина задержки определяется кодом с выхода блока 13 памяти. Фазоимпульсный модулятор 16 является первой ступенью неравномерного укрупнения, Второй сту5

20 пенью неравномерного укрупнения является блок 17.1 регулируемой задержки импульса, состоящий иэ двух фазоимпульсных модуляторов 18 и 20, причем на фаэоимпульсный модулятор 20 входной импульс приходит с задержкой a = mT/2m . Дискрета задержки импульса во второй ступени неравномерного укрупнения Лт2

=m T/2 + "/ + Величина задержек фазоимпульсных модуляторов 18, 20 определяется кодом первых m/2 разрядов и кодом вторых

m/2 разрядов блока 13 памяти соответственно, Третья ступень неравномерного укрупнения содержит блоки 17.2, 17.3 регулируемой задержки импульса/ причем тз=

mT/2m+m/2+2 И g ГЗ = m T/2m+m/2+m/4+2,...,n ступень неравномерного укоупнения содержит блоки 17,2" -17.2" -1 регулируемой заи держки импульсад„=аТ/2" +, m/2,Ëò =

i=1 и

=m T/2" 1+ g m/2 1. — 1

Выходные сигналы генератора 15 кодовйх последовательностей поступают на опорные входы блока 8 фазоимпульсных мо дуляторов, который состоит из m/2 фазоимпульсных модуляторов, на информационные входы которого поступа30 ют m/2 выходных сигнала блока 21 памяти, Выходные сигналы блока,8 фазоимпульсных модуляторов перемножаются в блоке 5 перемножителей, который состоит из m/2 перемножителей, с сигналами с выхода блока 4

35 фазовых модуляторов. Выходные сигналы блока 5 перемножителей поступают на сумматор 22, который формирует из прямоугольных радиоимпульсов колоколообразные и

40 передает последние в канал связи. На сумма0 тор 22 поступает также пилот-сигнал — напряжение генератора 3 несущей частоты, промодулированное сигналом "Конец цикла" в амплитудном модуляторе 14, причем длительность сигнала "Конец цикла" не менее, 45 чем в 2- 3 раза больше длительности импульсов с выхода блока 5 перемножителей.

На приемной стороне 23 сигнал фильтруется и усиливается в полосовом усилителе

24, детектируется в амплитудном и фазовом

50 детекторах 25,26, причем опорной фазой для фазового детектора 26 является фаза с выхода синхронизируемого генератора 34, который подстраивается по сигналу от полосового усилителя 24 во время передачи пи55 лот-сигнала, Эти моменты времени определяет синхронизатор 29, который осуществляет подстройку циклов по сигналу с выхода амплитудного детектора 25.

1815802

10 мального значения осуществляет обработку сигнала за время mT, аналогично описанному выше. Код максимального экстремума записывается в блок 30 памяти через коммутатор 28. Работой коммутатора 28 управляет синхронизатор 29, который подключает входы и ячеек блока 61 памяти к выходу того блока выбора максимального значения, который осуществляет поиск максимального экстремума на интервале mT, после записи данных в блок 30 памяти, 50

В начале одного цикла приема по сигналам управления от синхронизатора 29 коммутатор 42 пропускает на вход интегратора 44 сигнал с выхода амплитудного детектора 25, а коммутатор 43 пропускает на вход интег- 5 ратора 50 сигнал с выхода коммутатора 27.

Интегратор 44 осуществляет суммирование с временным шагом выбора слагаемых и п Т/(L 2" " +, » m/2 за время mT/2m. Им- 10

I — 1 пульсы записи в ячейку 48 памяти с перио- . дом х и импульсы обнуления ячеек 47, 48 памяти с интервалом mT/2 поступают от синхронизатора 29. Запись в ячейку 47 па- 15 мяти осуществляется с задержкой, равной времени записи в ячейку 48 памяти. Результат суммирования с выхода ячейки 48 памяти поступает через коммутатор 49 в блок 52 . выбора максимального значения, который 20 осуществляет поиск максимального экстремума на интервале rnT с шагом mT/2m. Код, максимального экстремума записывается в блок 30 памяти через коммутатор 28. Код максимального экстремума с параллельно- 25 го выхода блока 30 памяти поступает на управляющие входы коммутаторов 39,40 блока 36.1 регулируемой задержки сигнала, который входит в состав блока 35 обработки сигнала. Информационные входы коммута- 30 торов 39, 40 соединены с выходами многоотводных линий задержек 37, 38 (число отводов N< = 2 шаг задержки равен Лг ), на вход которых поступают сигналы с выхода амплитудного и фазового детекторов 25, 26 соответственно. Таким образом, по окон- . . чании интервала, длительностью mT, на выходе коммутаторов 39, 40 появляются сигналы, соответствующие интервалу мак-: симального экстремума длительностью 40

mT/2m. Блок 36.1 регулируемой задержки сигнала является первой ступенью обработки сигнала с неравномерным укрупнением.

В начале следующего цикла приема по.сигналу от синхронизатора 29 выход амплитуд- 45 ного детектора 25 подключается через коммутатор 43 к входу интегратора 50, который совместно с блоком 53 выбора максиВ начале этого же цикла приема через коммутаторы 27, 42 на вход интегратора 44 поступает сигнал с первого выхода блока

36.1 регулируемой задержки сигнала. Интегратор 44 совместно с блоком выбора максимального значения 52 осуществляет поиск максимального экстремума на двух а+1 интервалах длительностью mT/2 и выдает код двух максимальных экстремумов в первую ячейку блока 61 памяти, запись в которой осуществляется по импульсам записи из синхронизатора 29. Код с выхода первой ячейки блока 61 памяти поступает на управляющие входы блоков 36,2, 36,3 регулируемой задержки сигнала, на входы которых поступают сигналы с выходов блока

36.1 регулируемой задержки сигнала. задержанные в первом и втором блоках 41 1, 41,2 линий задержки соответственно. Каждый блок линий задержки состоит из двух одинаковых линий задержки. Блоки 41.1, 41.2 линий задержки и блоки 36.2, 36,3 регулируемой задержки сигнала являются второй ступенью обработки неравномерно укрупненного сигнала. Время задержки сигнала в )-м блоке задержки k-й ступени обработки неравномерно укрупненного сигнала определяется выражением к — 1 1 ) = А п Т/2 +.Х m/2 + 0-1)mT/2 ь1

+ y m/2, l =-1 где А = 2 — ) для блоков 41.1 -41.2" -2 линий задержки, А = 2 -) для блоков 41.2 — 1 -41.2-2 линий задержки.

Блоки линий задержек необходимы для обеспечения поочередной обработки неравномерно укрупненного сигнала одним интегратором и блоком выбора максимального значения. Блоки 36,2, 36.3 регулируемой задержки сигнала работают аналогично. описанному выше. Число отводов линий задержек Nz = 2 шаг задержки Лт . Число отводов линий задержек и шаг задержки

k ступени обработки неравномерно укрупненного сигнала

Nk =2m+1 k

Лхк = mT/2k + ; m/2 ". ! л1

Таким образом, по окончании обработки неравномерно укрупненного сигнала второй ступенью, на выходах блока 36.2 регулируемой задержки сигнала появляются сигналы, соответствующие коду первого максимального экстремума с выхода первой ячейки блока 61 памяти, на интервале длительностью m/Т2 ", первый из кото1815802 рых поступает на вход интегратора 44 через аналоговым сигналом, восстановленным из коммутаторы 27 и 42, По окончании этого цифрового в блоке 59 восстановления кванинтервала на выходах блока 36.3 регулиру- тованныхзначений и сглаженном в фильтре емой задержки сигнала появляются сигна- нижних частот 33. В результате суммировал ы, соответствующие коду второго 5 ноя получается оценка принятого сигнала максимального экстремума с выхода первой А (f ) Л (f ),Линиязадержки58компенсирует ячейки блока 61 памяти, на интервале дли- временной сдвиг между каналами аналогоm+m/2+1 тельностью mT/2, первый из кото- цифрового преобразователя 31 и блока 59 рыхпоступаетнавходинтегратора44через восстановления квантованных значений и коммутаторы 27 и 42. Интегратор 44 и блок 10 фильтра нижних частот 33.

52 выбора максимального значения работа- Увеличение помехоустойчивости в ют аналогично описанному выше. Код четы- предлагаемой системе связи достигается за рех максимальных экстремумов счетувеличенияэнергиипередачи разрядов записывается в вторую ячейку блока 61 па- цифрового кода выборок, несущих большую мяти. Работа приемной стороны таким об- 15 информацию о сообщении, по сравнению с разом продолжается до конца записи разрядаминесущихменьшуюинформацию. информации в и-1 ячейку блока 61 памяти. Формула изобретения

После этого по сигналу из синхронизатора 1. Система связи, содержащая на пере29 коммутатор 44 подключает вход блока 52 .дающей стороне синхронизатор, генератор выбора максимального значения к выходу 20 сигнала, выход которого соединен с опоркоммутатора 42 и происходит поиск m/z ным входом блока фазовых модуляторов, максимальных экстремумов сигнала с пер- выходы которого соединены с одними вховых выходов блоков 60,1 60.2" регулируе- дами блока перемножителей, аналого-цифмой задержки сигнала и запись кодов ровой и цифроаналоговый максимальных экстремумов в и ячейку блока 25 преобразователи, блок фазоимпульсных мо-

61 памяти. Эти коды максимальных экстрему- дуляторов и генератор кодовых последовамов,с выхода п ячейки блока 61 памяти посту- тельностей, а на приемной пают на управляющие входы блоков стороне — полосовойусилитель, входкоторои-1 и

60,2 +1 60.2 регулируемой задержки сиг- ro является входом приемной стороны, ампнала, на сигнальные входы которых приходят 30 литудный и фазовых детекторы, входы сигналы с выходов блоков 60.160,2" регули- которых соединены с выходом полосового руемой задержки сигнала. Таким образом, на усилителя, первый коммутатор, второй коме п"1 и выходах блоков 60.2 +1 .60.2 регулируемой . мутатор, управляющий вход которого соедизадержки сигнала поочередно с интервалом нен с одним выходом синхронизатора, Лгп появляются сигналы с выхода фазового 35 другой вход которого соединен с первым детектора 26, которые, проходя через комму- синхровходом первого блока памяти, цифтатор 54 и преобразователь 55 напряжение- роаналоговый преобразователь, сумматор и код записывается в блок 62 памятй по m/2 фильтр нижнихчастот,отл ича ю щаяся импульсам записи от синхронизатора 29. По тем, что, с целью повышения помехоустойокончании записи сигнала в блок 62 памяти 40 чивости передачи сообщений в пороговой происходит последовательное считывание области, на передающей стороне введены информации из блоков 30, 61, 62 памяти и блок вычитания, блок дискретизации сообэаписьинформации вблок57записи-считы- щения, блок квантования, преобразователь вания и в блок 63 записи-считывания, В блок код-напряжение, первый и второй блоки па63 записи-считывания информация записы-. 45 мяти, амплитудный модулятор, блок, перевается из и ячейки блока 61 памяти по чет- множитель и сумматор, один вход которого ным импульсам синхронизатора 29, и из соединен с выходом амГ1литудного модуляблока 62 памяти — по нечетным. Блоки 57, 63 тора, остальные входы соединены с выходазаписи-считывания состоят из двух каналов, ми блока фазоимпульсных модуляторов в один из которых происходит запись ин- 50 через блок перемножителей, а выход суммаформации, а с другого происходит считыва- тора является выходом передающей стороние информации, принятой в предыдущем ны, входом которой является вход блока цикле, по m импульсам считывания за время вычитания, и информационный вход аналоmT, Переключением каналов управляет син- ro-цифрового преобразователя, соответстхронизатор 29, При считывании информа- 55 вующие выходы которого соединены с ция с выхода блока 57 записи-считывания информационными входами второго блока преобразуется в аналоговую форму в циф- памяти и информационными входами цифро-аналоговом преобразователе 31, задер- роаналогового преобразователя, выход коживается в линии 58 задержки и поступает торого соединен через последовательно на вход сумматора 32, где суммируется с соединенныеблоквычитанияиблокдискре1815802 об ения с входом блока кванто- информационным входам третьего и четвертизации coo щения с входом лок в в а соответств ющие выы которого соединен с информа- того коммутаторов, У вания, выход ни ато э по ключены к

ым входом второго блока памяти, ходы синхрониза р д ционным вх в четве того комм атовыходы кот орого соединены с одними вхо- управляющему входу ч т р нный вхо кото oro ут б фазоимпульсных модуляторов, к 5 ра, второй информэцион д р дами лока фазои инен с вто ым информационным входругим входам которого подключены выхо- соединен с вторым инф ды генератора кодовых последовательно- дом третьего коммутатора и выходом первостей, выход блока квантования через го коммутатора, к управляющему входу преобразователь код-напряжение соеди- третьего коммутатора, к управляющему и нен с информационным входом первого 10 первому тактовому входам второго интеграблока памяти, выходы которого соединены тора, к управляющему и первому тактовому а ми входами блока фазовых мо- входам первого интегратора, к первомутакдуляторов, а первый синхровход первого товому входу пеового блока вы ор мального значения и второму тактовому ходами второго блока памяти, опорным вхо- 15 входу первого интегратора, к синхровходу и кодовых второму тактовому входу первого блока выпоследовательностеи. первы в тей. первым входом эмп- бора максимального значения, выход котолитудного модулятора, второй вход которо- рого соединен с первым информационным

ro соединен с вых с выходом генератора сигналов входом второго коммутатора, к первомутэки одним выходо м синхронизатора, соответ- 20 товому входу второго блока вы ор ствующие выходы которого подключены к мального значения и втор у тактовым вх одам аналого-цифрового и циф- входу второго интегратора, к синхровходу и вх вто ого блока выроаналогового преобразователей, блока ди- второму тактовым входу вт р об ений и блока бора максимального значения, выход котоквантования, к вторым синхровходам пер- 25 рого соединен с вторым информационным ваго и второго блоков памяти, выходы кото- входом второго коммутатора, выход котороMHeHbl с информационными го соединен с информационными входами входами генератора кодовых последова- первого блока памяти, к ер у р и вом синх онительностей, а на приемной стороне введены зационному ду вхо и ячеек блока памяти и синхронизируемый генератор, блок обра- 30 второму синхровходу первого блока памяти, ботки информации, последовательно соеди- причем разрядные выходы и ячеек блока ненные третии коммут тий коммутатор, первый памяти соединены с управляющими входаинтегратор, первый л ервый блок выбора макси- ми блока обработки сигнала, одни выходы начения последовательно соеди- которого подключены к одним входам пермального значени гие вхо ы кото ora ненные четвертый коммутатор, второй 35 вого коммутатора, другие вх д р т и вто ой блок выбора макси- подключены к сигнальным входам блока реигнала сигнальные мального значения, блок регулируемой за- гулируемой задержки сигнал, держки сигнала, и+1 ячеек блока памяти, входы которого подключены к вторым выхопоследовательно включенные пятый комму- дам блока обработки сигнала, а управляютатор, преобразователь напряжение-код, 40 щие входы блока регулируемой задержки второй блок памяти, шестой коммутатор. сигналасоединенысразряднымивыходами первый блок записи-считывания, и блок вос- блока памяти соответственно, п-1, ячеек пастановленияквантованныхзначений, выход мяти, к второму синхровходу и ячеек блока которого через фильтр нижних частот соеди- памяти, и к управляющему входу шестого нен с первым входом. первого сумматора, 45 коммутатора, информационные входы котовыход которого является выходом прием- рого соединены с выходами и ячеек блока ной стороны, а второй входсумматора соеди- памяти, к управляющему входу пятого коммунен через введенную линию задержки и татара, информационные входы которогосоцифроаналоговый преобразователь с выхо- единены с выходами блока регулируемой дом второго введенного блока записи-считы- 50 задержки сигнала, к управляющему входу вания, соответствующие информационные первого коммутатора, к первому входу синхвходы которого соединены с выходом перво- ронизируемого генератора, второй входкотого блока памяти и и ячеек блока памяти, а рого соединен с выходом полосового управляющии и и и первый тактовый входы сое- усилителя и входом амплитудного детектора, динены с управляющим и первым тактовым 55 а выход синхронизируемого генератора сое входэми первого блока записи-считывания динен с вторым входом фазового детектора, соответственно и выходами синхронизато- выходкоторогоподключенквторомусигнальа, вход которого подключен к выходу амп- ному входу блока обработки сигналов. литудного детектора, первому сигнальному 2, Система по и. 1, отл ич а ю щ а я с я входу блока обработки сигнала и первым тем, что генератор кодовых последователь1815882 ностей на передающей стороне содержит фазоимпульсный модулятор и (2" -1) ячеек блока регулируемой задержки импульса, информационные входы которых, информационный вход фазоимпульсного модулятора и 5 опорный вход фазоимпульсного модулятора являются информационными и опорным входами генератора кодовых последовательностей выходами которого являются выходы (2" - 2" -1) ячеек блока регулируе- 10 мой задержки импульса, причем выход фазоимпульсного модулятора подключен к опорному входу первого блока регулируемой задержки импульса, а каждый из двух выходов каждого блока регулируемой за- 15 держки импульса из числа первого 2"-1 ячеек блока регулируемой задержки импульса соединен с опорным входом другого блока регулируемой задержки импульса.

3. Система по и. 2, о т л и ч а.ю щ а я с я 20 тем, что блок регулируемой задержки импульса генератора кодовых последовательностей содержит линию задержки, первый и второй фазоимпульсные модуляторы, информационные входы и выходы которых яв- 25 ляются информационными входами и выходами блока регулируемой задержки импульса соответственно, а опорный вход первого фазоимпульсного модулятора, соединенный с опорным входом второго фазо- 30 импульсного модулятора через линию задержки, является опорным входом блока регулируемой задержки импульса.

4. Система и. 1, отличающаяся тем, что блок обработки сигнала на приемной сто- 35 роне содержит 2"-2 ячеек блока линий задер: жек, первые 2"-1 ячейки блока регулируемой задержки сигнала, управляющие входы которых являются управляющими входами блока обработки сигнала, а первые выходы являют- 40 ся одними выходами блока обработки сигнала, другими выходами которого являются первый и второй выходы 2" -1 2"-2 ячеек блока линий задержек, входы которых соединены с выходами 2" -. 2"-1 ячеек блока регу- 45 лируемой задержки сигнала соответственно, причем первый и второй сигнальные входы первой ячейки блока регулируемой задержки сигнала являются соответственно пер50 вым и вторым сигнальными входами блока обработки сигнала, а первый и второй выходы каждого блока регулируемой задержки сигнала из числа 2" ячеек блока регулируемой задержки сигнала соединены с первым и вторым входами двух ячеек блока линий задержек, а первый и второй выходы каждой ячейки блока линий задержек, из и-1 числа 2 ячейки блока линий задержек, подключены к первому и второму сигнальным входам блока регулируемой задержки сигнала соответственно..

5. Система по и. 4, отличающаяся тем, что каждый блок регулируемой задержки сигнала блока обработки сигнала содержит первую и вторую линии задержек, входы которых являются первым и вторым сигнальными входами блока регулируемой задержки сигнала соответственно, первый и второй коммутаторы, информационные входы которых соедйнены с выходами первой и второй линий задержек соответственно, а обьединенные управляющие входы и выходы первого и второго коммутаторов являются управляющим входом, первым и вторым выходами блока регулируемой задержки сигнала соответственно.

6. Система по и. 1, о т л и ч э ю щ а я с я тем, что каждый интегратор на приемной стороне содержит сумматор, первую и вторую ячейки памяти, линию задержки и коммутатор, управляющий вход и выход которого являются управляющим входом и выходом интегратора соответственно, сигнальным входом которого являются соединенные первые входы сумматора и коммутатора,.а соединенный вход линии задержки, выход которой соединен с первым тактовым входом первой ячейки памяти, первый тактовый вход второй ячейки памяти, соединенные вторые тактовые входы первой и второй ячеек памяти являются первым и вторым тактовыми входами интегратора соответственно. причем выход сумматора соединен с вторым входом коммутатора через вторую ячейку памяти, выход которой соединен с вторым входом сумматора через первую ячейку памяти.

1815802

1815802

Составитель В.Бронников

Техред М,Моргентал Корректор И.Муска

Редактор

Заказ 1644 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина. 101