Трехканальная резервированная система
Изобретение относится к области вычислительной техники и может быть использовано в резервированных отказоустойчивых системах Целью изобретения является повышение надежности системы. Цель достигается путем использования режима сравнения на двух процессорах и перехода на мажоритарный режим при возникновении факта отказа одного из процессоров. 9 ил. О© М Ч©
Формула изобретения
Г Изобретение относится к области вычислительной техники и может быть использовано в резервированных отказоустойчивых многопроцессорных системах. Цель изобретения - повышение надежности системы. Сущность изобретения состоит в следующем . Каждая задача решается в двух процессорах вместо трех в мажоритарной структуре и результаты решения сравниваются. В случае их несравнения принимается решение о неисправности (сбое или отказе) одного из процессоров и задача решается повторно во всех трех процессорах, при этом результаты решения задачи втрех процессорах мажоритируются. Например, при решении задач А.В.С в первом цикле решения в первом и втором процессорах решается задача А, а в третьем - задача В. По окончании решения задач результаты решения задачи А из первого и второго процессоров сравниваются, а из третьего процессора заносятся в регистр хранения. Во втором цикле решения в первом процессоре повторно решается задача В, а во втором и третьем - задача С. По окончании решения задачи Ъ результат заносится в регистр хранения, а результаты решения задачи С из второго и третьего процессоров сравниваются между собой. Если задача А решилась в первом и втором процессорах, причем коды результатов решения из двух процессоров совпали, то, не ожидая окончания решения задачи В в третьем процессоре, задача В загружается для решения в первый процессор. Это позволяет повысить производительность системы в случае, когда время решения задачи В больше, чем время решения задач А и С. Если во время первого цикла решения задач встроенные средства контроля третьего процессора зафиксировали его отказ или сбой, то во втором цикле задача G ке решается, а во всех трех процессорах решается задача В. Система выходит из мажоритарного режима решения задач сразу после того, как все процессоры выдали одинаковый результат решения одной задачи. Система может работать в мажоритарном режиме также в случае, когда на ее выход поступает поток задач с меньшей интенсивностью , чем интенсивность обслуживания задач в системе. Другими словами, если в системе находится одна задача, то она поступает на обслуживание сразу же во все три процессора, не ожидая, пока поступит другая задача. При увеличении интенсивности потока задач их обслуживание производится. по описанному алгоритму, что позволяет увеличить производительность системы. На фиг. 1 и 2 приведена функциональная схема трехканальной резервированной системы; на фиг.3-8 - алгоритмы работы системы; на фиг.9 - функциональная схема блока приема. 0 Трехканальная резервируемая система содержит процессоры 1.1-1.3, первую группу п регистров 2, регистр 3 результата задания команд, регистр 4 адреса микрокоманды, блок задания команд, выполненный в виде 5 блока 5 памяти, триггер 6, мультиплексор 7, коммутатор 8, первый 9.1, второй 9.2 элементы сравнения, первый 10.1, второй 10.2, третий 10.3 коммутаторы первой группы коммутаторов, блок 11 приема, вторую груп0 пу коммутаторов 12.1-12.n-1, группу элементов И 13.1-13.п, элементы И 14-18, элементы ИЛИ 19, 20, группы п элементов ИЛИ 21, 22, элемент ИЛИ 23, выходы 24 кватирования, элемент И 25, дешифратор 5 26, информационный вход 27 устройства, выход 28 неисправности процессора, первый 29, второй 30 входы генератора импульсов , первый 31 и вторые 32 выходы процессоров 1.1-1.3 соответственно, выход 0 33 занятости, вход 34 Пуск, управляющие выходы 35 блока 5 памяти, выход 36 кода проверяемого логического условия и выход 37 адреса очередной микрокоманды, информационную 38 шину мультиплексора 7. 5 Блок 11 приема (фиг.9) с.одержит первый 39 и второй 40 регистры, схему сравнения 41, элемент И 42, элемент ИЛИ 43, формирователь импульсов в виде одновибратора 44. 0 Назначение отдельных элементов и блоков схемы. Процессоры 1.1-1.3 предназначены для решения задач, поступающих на их информационные входы. Работа процессоровсин5 хронизируется Импульсами с входа 30. На выходе 31.К (К 1, 2, 3) процессора 1.К появится сигнал после того, как процессор закончил решение очередной задачи. На выходе 32.К процессора 1.К появляется 0 единичный сигнал в случае, если встроенные средства контроля данного процессора 1.К зафиксировали его отказ. Сигналы на выходах 31.3-31.2, 31.3 могут появиться в любой момент времени. Снимаются единич5 ные сигналы с выходов 31.1, 31.2, 31.3 по переднему фронту сигналов со входов 35.4 и 35.6 соответственно. Регистры 2 предназначены для хранения кодов задач, поступающих в систему для решения. Задачи в регистры 2 поступают с выходов соответствующих коммутаторов 12, а в последний регистр 2-е информационного входа 27. Запись кодов задач происходит по заднему фронту импульсов с выходов соответствующих элементов ИЛИ 2. Регистр 3 предназначен для хранения кода результата решения задач В в процессоре 1.3 до тех пор, пока эта же задача повторно не будет решена в другом процессоре . Регистр 4 предназначен для хранения адреса выполняемой микрокоманды. Запись адреса происходит по заднему фронту импульса с выхода элемента И 15 при наличии разрешающего сигнала на его втором входе с прямого выхода триггера 6. Блок 5 управления, выполненный в виде блока памяти, предназначен для хранения микрокоманд, осуществляющих управление работой системы. Каждая микрокоманда содержит три поля: поле управляющих сигналов , поле кода логических условий, поле адреса. Поле кода логических условий содержит код одного из логических условий, которое необходимо проверить в данном такте работы устройства. Поле адреса содержит адрес следующей микрокоманды, который может модифицироваться в зависимости от состояния процессоров 1.1-1.3и в соответствии со значениями проверяемых логических условий. Триггер б предназначен для выработки разрешающего сигнала после перехода на вход 34 устройства команды Пуск. Разрешающий сигнал с прямого выхода триггера 6 поступает на вход элемента И 15 и разрешает прохождение импульсов синхронизации через элемент И 15 на синхровход регистра 4 адреса микрокоманд. Мультиплексор 7 предназначен для выдачи одного из проверяемых логических условий, поступающих на его информационные входы в соответствии с кодом ЛУ, выдаваемым блоком 5 памяти. Коммутатор 8 позволяет сравнивать на второй схеме сравнения 9.2 коды результатов задачи в первом и втором процессорах, если задача решалась одновременно во всех процессорах. Элементы сравнения 9.1-9.2 предназначены для сравнения кодов результатов решения одной задачи в разных процессорах . При сравнении кодов на выходе элемента 9.К появится единичный сигнал. На элементе сравнения 9.1 сравниваются коды задач, поступающие от процессоров 1.3 и 1.2. На элементе сравнения 9.2 сравниваются коды результатов решения задач в процессорах 1.2 и 1.1, а также коды, поступающие с выхода регистра 3 и с выхода процессора 1.1. В регистр 3 заносится код результата решения задачи при ее решении в К-м цикле, а о выхода процессора 1,1 на элемент сравнения 9.3 поступает код результата решения этой же задачи в последующем цикле. Коммутаторы 10.1-10.3 передают в процессоры коды задач для решения в соот0 ветствии с управляющими сигналами, поступающими с выхода 35 блока 5 памяти. Блок 11 приема предназначен для приема информации с целью исключения выдачи в систему для решения ложной информа5 ции, т.к. задачи на вход 27 могут поступать в произвольный момент времени. Рассмотрим работу блока 11 приема. В начальном состоянии регистры 39, 40 находятся в нулевом состоянии. Для мальной работы блока 11 необходимо, чтобы длительность импульса со входа 29 была больше длительности переходного процесса смены информации на входе 27. По переднему фронту импульса со вхо5 да 29 информация со входа 27 запишется в регистр 39, а по заднему фронту того же импульса со входа 27 запишется в регистр 40. Если в течение длительности импульса со входа 29 не было момента смены инфор0 мации на входе 27, то в регистрах 39, 40 будет записана тождественная информация , в результате чего на выходе элемента сравнения 41 будет единичный сигнал. Этот сигнал рткроет элемент И 42 и очередной 5 импульс со входа 30 пройдет на выход 24 блока 11 приема. Сигнал со входа 24 поступит в виде квитанции о том, что задача со входа 27 принята систэмой для обслуживания , код задачи снимается со входа 27. Если 0 во время действия импульса со входа 29 на входе 27 произошла смена информации, то в регистрах 39, 40 будут записаны несовпадающие коды. Следовательно, на выходе элемента сравнения 41 не будет единичного 5 сигнала, элемент И 42 будет закрыт, на вход 24 сигнал со входа 30 не пройдет. В следующем такте в регистры 39, 40 запишется тождественная информация и на выход 24 пройдет сигнал о приеме информации, по0 еле чего она снимается со входа 27. Коммутаторы 12 предназначены для подачи на информационные входы соответствующих регистров 2 кодов задач в соответствии с управляющими сигналами. 5 Задача в регистр 2.К (К 1,2...п) может быть V записана в случае, если приходит задача на информационный вход 27, а предыдущая задача была записана в регистр 2,К-1. Задача в регистр 2.К переписывается из регистра 2.К+1, если в цикле работы в системе была -, ,-.. - v7-..-:-r - .-, -- ,,.„. 8 ::...ц:-,.,. г к I.M, Г: TO:-;-: :-, .I-: : Г.: D;;:. V П. I , - . i ,t. :-.-.T :.-: i%. .- :- -;; .,.r;:v .1 r.n -KHO-Xi ГП .. решена одна задача. Задача в регистр 2.К ,Элементы ИЛИ 21 предназначены для представляется из регистра 2.К+2 в случае, i формирования сигналов записи информаесли в предыдущем цикле работы в системе ции в регистры 2 соответственно. v были решены две задачи. Управляющие/сиг-,; Элементы ИЛИ 22 предназначены для налы на коммутаторы 12 поступают выхр-П; 5 выдачи единичных сигналдв. о том ч,то в да 35 блока 5 памяти, а также с даыхрда соответствующих регистрах,2 хранятся элемента ИЛИ .19, , , ., , ;.;:: :,. дц;3адач.,х.;: ; .,qe-r .-г;: :... :; г ж г,Элемент И 13 предназначен для выдачи л с Элемент ИЛИ 23 предназначен длявы-- сигнала, синхронизирующего запись зада-,,; дачи сигнала в случае, если хотя бы один;из-л чи, поступающей с инфррмационного выхода 10 процессоров выдал сигнал отказа. ; блока 11 приема для записи в роответрт8у-,;Элемент предназначен дл выдачи, ющий регистр 2.К. Синхронизиру|рщий,с,цгг единичного ригнала в случае„; огда второй нал со входа 29 пройдет на выход эдем нт з;i s г 1 .ЗмИ третий; 1.3: процессоры закончили ре я; И 13.К в случае, если в регистре;2.К-1 запил « шение задачи,: п и ,-. ;;o; j ; iio HN сан код задачи (о чем свидетельствуетвди- 15 Дешифратор 2€ преди.эмамен длясвмха ничный сигнал на:; выходе;ззлемента ( дачи позиционного кода отказавшего-про- 22.КЙ) и если В; регистре. ИС родевшщЬм це е ра иедун е Еесл, одна задамшЗ нулевой:крд(о чем свидет л С1 уе1;иуледр и ,wa/ Qtecep flG3e npouecopiraxi,MncwHHqMaM сигнал с выхода элементЗ;22.1СЬ «,sш nppueG pjsp rByflafl KfiAcpesyflbTaia tpeutetsg ЭлементИ 14 предназнамн,fl/ RenHxpjpfoc20 нид ш щв..й: Содругими оВ гатомьд низации прихода сигнала с выхода;Э;Лрмрн-в;ч случае на. выходе блока 5/ дамятигпря п та ИЛИ20,; i ; с::; к:оп тП BHTjE HW Me HrHafluK ppM |)a3pietMer,B , Элемент И15 пр дн значе ;для пр,авяег:А aiSTj j&OTy wH jsfafQpaa ioH o c.ox , ния прохождением 9инхр им1 ульсов;се хр ;г| рэбртгретгследукпцеиуиоб з моя да Эприналичииединичнрго ра; ©,, -счВкнача ьиом сдстояшимаресист ы сигнадаиа прямом выходе TpHRffipafi.i;,DB .йрег т обнулены Процеморып г.Злэ-д ;ЭлемемТ:И.1б,-пр.еди.а.эн;анен;;ДЛ:}г ф94)., ходятся да «сходном сострянииЈна ихJBWIXO /; рованияединичиогосиг|налэп)0 слетог;о.;как;м ,1.1гЗ%;3;и 32ч1,гт32.3 нулевыеси15наоыио процессоры 1.1 и 1.2 законча;г решениегзаг.с; хиЦепи уетановкимв исходнойпсохзтоямие а дачи; В этом случае процессоры ftwcieB/inipi;j 30 на фиг.1 условно не показэкы.-Оо нулевому;: коды результатов решениями сиг налы; яетойпр адрееу вмхода .регистра зг блока ina- норти;на срответствующихпвых дах-(31.1нИ-,,:э мяТ;ИЕ;|5 т рйет :перв,дЯиМИ;Крокр1«1аИД9.,.: 31,2, rV;v:.;- :-:;, :::-, .- :.-, ой огохе оо :..:,-:f..ynr.-H ас9т-ал икро сомандаа;содер китошоп,ькр aapjacui Элемент И 17 преднаа чендля;в дачилп выбо ки еледу ще омикрокамандмр.ототн, единичного сипнала;в случае{ когда, се три-гЗб рыйцОРетудае на информацирнн«ег«хрдм Э процессора 11.1-1.3 выдала одинаковые; крт; perjWJipa wwn з нзджсхоап vaot; ды результатов решения одной:задами. -,;.. д/Решение-задачке виотемелачии етсяс, Элемент Иг18 предназначен. выдачи,; и;момента прохрдасигнала Пуекд«а ; единичного сигнала послетого.как все-прот г триггера 6; До; этого в; сйс емугмогугшдатуцессоры закончили решение задачи,;В этом 40 пать задачи.длв| щаме«и. фогийт| ах; 2ьд случае процессоры выставляют коды: ре- Поетуллемие-заданйсиетеиуеинзиронйаиру у зультатовр шеняя и:сигналы готовности на ; етсяпимпудьсами со входовгЗЭ, ЗО. соответствующих выходах 31:.1-31.3, .после,, вступлении сигнала 4 Л1ус«и;;надвхол:сЗ| Ш, чего появится единичиые;:сигналы на выхо-:- -; очередному ;импульсу co Bxpfta:2uifpwijep 6 дахэлементов И 16и И 25. - -:.:-. : ; -; -45 ycT«HOBMTCf«iR eflHHH4HoejCPCTp wex|lafercOvs Элемент ИЛИ 19 предназначен дляшмт прям М Выдр доявяяетоэеаммичный С т дачи единичного сигналам случае; когда нал, а нз инверсном -;ьулевой Ro aflftteAiy} информацибнный выход блока 11 выбора х Ссфронту единичного сигналаеОсийверснагеьа п осту п ает код задачи ; Этот си гнал ра з рев ы хо д а - т р и г г е ра гб: мается &аа г вал шает проход через коммутаторы: 12; кода 50 Пускн со,/«ходаз.34; Через открытый эле задачи с выхода блокаJ11 выборами запре-;:; мент-Ш Ш:начинают npo oawrbf MnY CM q щает проход кодов задач с выходов другихэе на смнхррвход ресис ра .4;РН);перврмУ1имт q регистров; Это исключав логическое:- : ;; пуль су произойдем;запись;:адреса а борк1,м сложение, кодов задач на выходах коммута - -: очерсдной{Микр0 рман ы. Пр а1е«зу;;адресУг е торов:12 /лн;;:,г; :;.;, ;, V i мг|0-:;)-:;55 из блокаобо ймятиоиачинаетгс тТЦва еящ Элемент ИЛИ 20 предназначен длясвы-г , первая гмикрОпрограмм.а.г.Эт;а ;WHicppnPJP,r- ; дачи сигналов в случае, если в системе pes раммэдснанаяаппрризврдит эще. fflpf# r,o шена одна или две задачи, а следовательно, ческого уедов я с выхода алем,е;нтЭ|..;1 г; необходимо произвести сдвиг информации Если на его выходе нулевой сигнал, то это в регистрах 2. означает, что все процессоры в системе исправны . Если же на его выходе единичный сигнал, то далее необходимо проверить логические условия с выходов 32.1-23.3 с целью определения отказавших процессоров . В случае, если в системе более одного отказавшего процессора, то на выход 35.1 выдается сигнал отказа системы, а триггер 6 сигналом микрооперации 35.14 устанавливается в нулевое состояние. Если в системе один отказавший процессор, то система сразу же переводится в мажоритарный режим работы. Допустим, что проверка логического условия с выхода элемента ИЛИ 23 показала, что все процессоры исправны. Тогда проверяется логическое условие с выхода элемента ИЛИ 22.3. В случае если на выходе элемента ИЛИ 22.3 присутствует единичный сигнал, что соответствует занятости регистра 2.3, то система переходит в режим повышенной производительности решения задач. Если на выходе элемента ИЛИ 22.3 будет нулевой сигнал, то проверяется логическое условие с выхода элемента ИЛИ 22.1. При нахождении в системе задач для обслуживания, на выходе элемента ИЛИ 22.1 будет единичный сигнал. Система в этом случае будет работать в мажоритарном режиме , так как обслуживания ожидают одна или две задачи. Если же на выходах элементов ИЛ И 22.3 и ИЛИ 22.1 присутствуют первые сигналы, то система переходит в режим ожидания. В этом режиме она поочередно проверяет логические условия с выходов элементов ИЛИ 23 и ИЛИ 22.1. В режиме ожидания система будет находиться до поступления первой задачи. Более подробно рассмотрим поступление задач в систему. Задачи для решения поступают на информационный вход 27 системы. При появлении задачи на информационном выходе блока 11 приема на выходе элемента ИЛИ 19 появляется единичный сигнал, который поступает на соответствующие управляющие входы коммутаторов 12. Задача с выхода блока 11 проходит на информационные входы всех регистров 2, но запись первой поступившей задачи произойдет только а регистр 2.1, так как для прохода синхронизирующего импульса открыт только элемент И 13.1. Очередной импульс с выхода 24 блока 1 приема пройдет через открытый элемент И 13.1, элемент ИЛИ 21.1 и произведет запись кода задачи в регистр 2.1. В результате этого на выходе элемента ИЛИ 21.1 появляется единичный сигнал, который откроет элемент И 13.2. Поэтому задача, пришедшая на вход 27. запишется в регистр 2.2 и т.д. Рассмотрим случай, когда интенсиэность входного потока задач достаточно велика и в системе ожидают обслуживания как минимум три задачи. В этом случае после проверки логических условий с выходов элементов ИЛИ 22.3,22.1 вырабатывается микрокоманда , управляющие сигналы 35.7, 35.9,35.10, который разрешает проход задачи из регистра 2.1 (в дальнейшем задачи, поступающие из этого регистра, будут обозначать символом А) через коммуторы 10.1, 10.2 в соответствующие процессоры 1.1,1.2, а задачи из регистра 2.2 (в дальнейшем - задачи В) через коммутатор 10,3 в процессор 1.3. Задачи будут приняты в процессоры 1.1-1.3 по заднему фронту синхроимпульса со входа 30. Начался первый цикл решения задач в процессорах 1.1-1.3. Далее задачи решаются в процессорах. В режиме ожидания результатов решения последовательно проверяются логические условия с выходов элементов ИЛИ 23, И 16 и с выхода 31.3 процессора 1.3. После окончания решения задачи каждый процессор высталяет код результата решения на соответствующем информационном выходе и сигнал готовности на соответствующем сигнальном выходе 31. В систему поступают задачи, решение которых занимает различное время. В соответствии с этим различаются и алгоритмы принятия решений по результатам решения задач. Рассмотрим различные варианты окончания решений задач в процессорах. Допустим, что первой решалась задача А в процессорах 1.1 и 1.2, следовательно появится единичный сигнал на выходе элемента И 16, который модифицирует адрес выборки следующей микрокоманды. Эта микрокоманда проверит логическое условие с выхода элемента сравнения 9.2. В случае , если коды результатов решения задачи в процессорах 1.1 и 1.2 совпали, то на выходе элемента сравнения 9.2 будет единичный сигнал. По следующей микрокоманде в регистрах 2 происходит сдвиг информации на один шаг. Произойдет это следующим образом . Управляющий сигнал 35.13 микрокоманды через элемент ИЛИ 20 откроет элемент И 14. Очередной импульс с входа 29, пройдя через элемент И 14 и элементы ИЛИ 21, запишет коды задач в соответствующие регистры 2. Задача из регистра 2.2 запишется в регистр 2.1, из регистр 2.3 в регистр 2.2 и т.д. Задача А из регистра 2.1 стирается, так как она уже решена. Этот же синхроимпульс произведет запись в регистр 4 кода адреса выборки очередной микрокоманды . Управляющие сигналы этой микрокоманды разрешают проход через коммутатор 10.1 задачи В из регистра 2.1 в процессор 1.1 для решения. Далее система переходит в режим ожидания окончания решения задачи В в процессоре 1.3. В этот режим ожидания она поочередно контролирует логические условия с выхода элемента ИЛИ 23 и с выхода 31.3 процессора 1.3. После окончания решения задачи В в процессоре 1.3 появляется единичный сигнал на его выходе 31.3. Этот сигнал модифицирует адрес выборки следующей микрокоманды , которая заносит результат решения задачи В в регистр 3, после чего производится установка процессора 1.3 в исходное состояние. Следующая микрокоманда произведет загрузку задачи С из регистров 2.2 в процессоры 1.2,1.3. Далее начинается второй цикл решения задач в процессорах. В этом цикле процессор 1.1 решает задачу В, а процессоры 1.2, 1.3 - задачу С. Если в первом цикле решения задач раньше закончилось решение задачи В в процессрре 1.3, чем задачи А в процессорах 1.1,1:2Гто код результата решения задачи В заносится в регистр 3, после чего ожидается окончание решения задачи А, т.е. проверяется логическое условие с выхода элемента И 16. При появлении единичного сигнала на его выходе модифицируется адрес выборки очередной микрокоманды, которая проверит логическое условие с выхода элемента сравнения 9,2 (на второй вход этого элемента через коммутатор 8 поступает результат решения задачи А в процессоре 1.2). В случае, если задача А решена правильно (совпадают коды результатов ре- («ения задачи в двух процессорах), то следующая микрокоманда произведет сдвиг информации в регистрах 2, после чего задача В из регистра 2.1 поступит для решения в процессор 1.1, а задача С из регистра 2.2 - в процессоры 1.2, 1.3. Далее начинается второй цикл решения задач в процессорах. Система переходит в режим ожидания окончания второго цика. В этом режиме она контролирует логические условия с выходов элементов ИЛИ 23, И 25 и с выхода 31.1 процессора 1.1. Если время решения задач В и С различно , то могут быть два варианта: первой решилась задача В в процессоре 1.1, или первой решилась задача С в процессорах 1.2, 1.3. В случае, если первой закончилось решение задачи В в процессоре 1.1, то на его выходе 31.1 будет единичный сигнал. Проверив это логическое условие, система проверит правильность решения задачи В в процессорах 1.1 и 1.3. Для этого к выходу коммутатора 8 необходимо подключить выход регистра 3, а затем проверить сигнал с выхода элемента сравнения 9.2. Если сигнал единичный, то это означает, что задача В решена правильно. Поэтому в следующем такте производится сдв-иг в регистрах 2 на один шаг, т.е. задача В решена. После этого ожидается окончание решения задачи С. Окончание решения задачи С сигнализиру0 ется единичным сигналом с выхода элемента И 25. Далее аналогично описанному, проверяется правильность решения задачи С. При правильном решении задачи С в регистрах 2 производится сдвиг информации 5 на один шаг и возвращение процессоров в исходное состояние. Система опять анализирует наличие задач в системе и в зависимости от этого переходит либо в первый цикл повышенной производитель0 ности, либо в мажоритарный режим решения задачи. Рассмотрим работу систем в случае, когда после решения задачи А в процессорах 1.1 и 1.2 оказывается, что коды результатов 5 решения задачи А, выданные процессорами 1.1, 1.2, не совпадают. В этом случае предполагается , что один из процессоров (1.1 или 1,2) дал сбой или отказал во время решения задачи, причем встроенные схемы 0 контроля этого процессора не обнаружили этот сбой или отказ. При проверке логического условия с выхода элемента сравнения 9.1 не будет модифицирован адрес выборки следующей микрокоманды. Так как задача А 5 не решена, то в регистрах 2 не произойдет сдвиг информации, а через коммутаторы 12.1-12.3 задача А из регистра 2.1 поступит для решения во все процессоры. После окончания ее решения проверяются логиче0 ские условия с выходов элементов сравнения 9,1-9.2. Если все процессоры выдали одинаковые результаты решения задачи А, то после проверки логических условий произойдет сдвиг информации в регистрах 2 и 5 система будет работать аналогично описанному . Если же один из процессоров вновь выдает код результата решения задачи А, не совпадающий с кодами, выдаваемыми двумя другими процессорами, то в этом случае 0 происходит сдвиг информации в регистрах 2, т.к. считается, что задача А правильно решена в других двух процессорах, однако во все процессоры поступает для решения задача В. Одновременно с этим выдается 5 управляющий сигнал на разрешающий вход дешифратора 26 и на его выходе появляется код отказавшего процессора. Решение задач в процессорах по мажоритарному принципу продолжается до тех пор, пока не будет восстановлен отказавший процессор или пока все процессоры не выдадут одинаковые коды результатов решения очередной задачи. После этого система переходит к реализации описанного выше алгоритма. Если же в мажоритарном режиме зафиксирован отказ двух и более процессоров , т.е. результаты решения не совпали ни у одной пары процессоров 1.1-1.3, то на выходе 28 выдается сигнал отказа системы. Триггер 6 устанавливается в нулевое состояние , система переходит в режим ожидания восстановления. Работа системы по обслуживанию задач начинается с приходом сигнала Пуск на вход 34. При этом продолжается прием задач в регистры 2. Рассмотрим функционирование системы в случае, когда в процессорах 1.2, 1.3 решалась задача С,-а в процессоре 1.1 решалась задача В. После решения этих задач в процессорах 1.1-1.3 возможны четыре варианта работы системы: 3.1} результаты решения задач В и С совпали; 3.2)совпали результаты решения только задачи В; 3.3) совпали результаты решения только задачи С; 3.4) результаты решения задач В и С не совпали. Функционирование системы при правильном решении задач В и С описано выше . Рассмотрим функционирование системы в режиме 3..2. Так как в этом случае задача В решена, то по очередной МК в регистрах 2 производится сдвиг информации на один шаг. В результате этого задача С поступает в регистр 2.1 и система переходит в режим мажоритарного решения этой задачи в процессорах 1.1-1.3, как это было описано. При возникновении режима 3.3 система функционирует следующим образом. Задача В передается для решения в процессоры 1.1-1.3 и при окончании решения производится сравнение результатов решения. Если все процессоры выдали правильные результаты, то в регистрах 2 осуществляется сдвиг информации на два шага, после чего система переходит в первый режим функционирования. Если зафиксирован отказ (сбой) одного из процессоров, то на выходе 28 выдается номер отказавшего процессора, в регистрах 2 происходит сдвиг информации на два шага, после чего система продолжает функционирование в мажоритарном режиме. Режим 3.4. Если отказали два и более процессоров, то на выходе 28 сформируется код отказа системы и система переходит в режим ожидания восстановления. В предлагаемой системе в точках 1.L 1.2, П.1, П.2, Ш.1, IV.2, V.2 алгоритма (фиг.З) 5 происходит постоянный контроль исправности процессоров 1.1-1.3 от их встроенных средств контроля. Контроль процессоров осуществляется при пуске системы и во время работы процессоров по обслуживанию 0 задач. В другие моменты времени контроль не производится, В случае если встроенные средства процессора 1.К (К 1-3) зафиксировали его отказ, то на соответствующем выходе 32.К появляется единичный сигнал. 5 После того как этот сигнал будет обслужен системой, то на соответствующем управляющем выходе блока 5 памяти появляется единичный сигнал, по которому снимается сигнал отказа соответствующего процеёсо0 pa 1.K и выставляется единичный сигнал на его выходе 31. К. Алгоритмы на фиг. 4-8 следует читать следующим образом. Например, в точке 1.1 контролируется наличие сигнала отказа 5 процессоров. Если такого сигнала нет, то следует возвратиться в точку 1.1, если сигнал о тказа процессоров есть, то следует идти по алгоритму. По окончании алгоритма на данной фигуре указано, в какую точку алго0 ритма фиг.2 следует перейти. Рассмотрим функционирование системы в случае появления сигналов отказов процессоров во всех перечисленных выше 5 точках алгоритма фиг.З. Рассмотрим вариант функционирования системы, если сигнал отказа поступил, когда выполнялся алгоритм в точке 1.1 (фиг.4). В этом случае определяется, сколько 0 процессоров отказало. Если один, то на выход 28 выдается код этого процессора и система переходит в мажоритарный режим решения задачи. Если отказало более одного процессора, то система переводится в 5 режим отказа. На фиг.5 приведен алгоритм функционирования системы в случае, когда сигнал отказа зафиксирован в первом цикле решения задач (процессоры 1.1, 1.2 А решают 0 задачу А, процессор 1.3 -задачу В). В этом случае определяется, какой процессор отказал . Если процессор 1.1 или 1.2, то выдается номер отказавшего процессора на выход 28, после чего система переводится в режим 5 мажоритарного решения задач. Если же отказал процессор 1.3, то система ожидает окончания решения задачи А в процессорах 1.1 и 1.2. После этого, если задача А решена, производится ее стирание из регистра 2,1 и сист&ма переходит в мажоритарный режим, если задача А не решена, то система сразу же переходит в мажоритарный режим. Рассмотрим функционирование системы , когда сигнал отказа зафиксирован во втором цикле решения задач (фиг.6) (в про- 5 цессоре 1.1 решается задача В, а в процессорах 1.2, 1.3 - задача С). Этот алгоритм аналогичен алгоритму, описанному выше. В случае отказа одного из процессоров происходит ожидание с целью определения, ре- 10 шена другая задача или нет. Во всех случаях, за исключением случаев, когда отказало два процессора и более, происходит переход в мажоритарный режим решения задач. Формула изобретения ТРЕХКАНАЛЬНАЯ РЕЗЕРВИРОВАННАЯ СИСТЕМА, содержащая группу регистров , группу процессоров, группу элементов И, две группы элементов ИЛИ; две группы коммутаторов, две схемы сравнения, дешифратор, коммутатор , регистр результата, триггер пуска, шесть элементов И и первый-третий элементы ИЛИ, вход пуска устройства подключен к установочному входу триггера пуска, выходы коммутаторов первой группы подключены к информационным входам соответствующих процессоров группы, информационные выходы которых являются одноименными выходами устройства, а информационный выход третьего процессора группы подключен к информационному входу регистра результата, выход которого соединен с первым информационным входом коммутатора, выход которого подключен к первому информационному входу первой схемы сравнения, выход которой соединен с первыминформационным входом дешифратора и первым входом первого элемента И, второй вход которого подключен ко второму информационному входу дешифратора и к выходу второй схемы сравнения, первый и второй информационные входы которой соединены с информационными выходами соответственно второго и третьего процессоров группы, первый и второй информационные входы коммутаторов первой группы подключены к выходам соответственно первого и второго регистров группы, выходы элементов И группы подключены к первым входам соответствующих элементов ИЛИ первой группы, вторые входы которых под15 20 ,: 25 30 35 40 45 50 5 10 15 20 25 30 35 40 45 50 На фиг.7 показаны случаи, когда фиксирует сигнал отказа процессора, а система работает в мажоритарном режиме решения задач. В этом случае определяется сколько процессоров отказало: если один, то продолжается решение задач в процессорах; если два, то фиксируется отказ системы . На фиг.8 рассмотрены случаи, когда в системе фиксируется сигнал отказа процессоров в момент, когда система в мажоритарном режиме решает задачу В, после окончания второго цикла решения задач, где задача В не была решена. Этот случай аналогичен вышеописанному. ключены к выходу второго элемента И, а выходы - синхронизирующие входы одноименных регистров группы, информационные входы которых, кроме последнего , подключены к выходам одноименных коммутаторов второй группы, выходы регистров группы подключены к входам соответствующих элементов ИЛИ второй группы, выход каждого из которых, кроме последнего, подключен к инверсному входу одноименного элемента И группы и первому прямому входу последующего элемента И группы , выход последнего элемента ИЛИ второй группы является выходом занятости устройства, информационные выходы каждого регистра группы, кроме первого, подключены к соответствующим информационным входам всех последующих коммутаторов второй группы, а выход второго элемента ИЛИ - к соответствующим управляющим входам коммутаторов второй группы, отличающаяся тем, что, с целью повышения надежности системы, в нее введены регистр адреса, блок задания команд, мультиплексор и блок приема сигналов, информационный вход которого является информационным входом системы, информационный выход подключен к одноименным входам первого регистра группы, к соответствующим информационным входам всех коммутаторов второй группы и к входам второго элемента ИЛИ, первый тактовый вход устройства подключен к одноименному входу блока приема сигналов, синхровходу триггера пуска и к первым входам второго и третьего элементов И, второй тактовый вход устройства подключен к второму тактовому входу блока приема сигналов и к тактовым входам процессоров группы, выход квитирования блока приема сигналов является одноименным выходом устройства и подключен к вторым прямым входам элементов И группы, кроме первого и к прямому входу первого элемента И группы, выход третьего элемента ИЛИ соединен с вторым входом второго элемента И, инверсный выход триггера пуска является выходом работы системы, прямой выход триггера пуска соединен с вторым входом третьего элемента И, выход которого соединен с входом синхронизации регистра .адреса, выход которого подключен к адресному входу блока задания команд, выход логических условий которого подключен к адресному входу мультиплексора, выход первой схемы сравнения соединен со вторым входом первого элемента И, выход готовности первого процессора группы подключен к первому входу шестого элемента И, выход готовности третьего процессора группы соединен с первым входом пятого элемента И. выход готовности второго процессора группы соединен с вторыми входами пятого и шестого элементов И, выходы которых подключены соответственно к первому и второму входам четвертого элемента И, информационные выходы первого и второго процессоров группы подключены ко вторым информационным входам первой схемы сравнения и коммутатора соответственно , выходы управления процессоров группы соединены со входами первого элемента ИЛИ, выходы управления всех процессоров группы, выходы готовности первого и третьего процессоров группы, выходы первого и третьего элементов ИЛИ второй группы, выходы первых элементов И и ИЛИ, 5 выходы четвертого - шестого элементов И, выходы первой и второй схемы сравнения и выход модификации блока задания команд подключены к соответствующим информационным входам 10 мультиплексора, выход адреса блока задания команд подключен к информационным входам регистра адреса, к разряду модификации которого подключен выход мультиплексора, первый раз- 5 ряд выхода микрокоманд блока задания команд подключен к входу строба. дешифратора , выход которого является выходом кода неисправности устройстQ ва, второй, третий и четвертый разряды выхода микрокоманд блока задания команд подключены соответственно к входу синхронизации регистра результата, к входу управления коммутатора и вхо5 ДУ сброса триггера пуска, первая-вторая группы разрядов управления коммутаторов выхода микрокоманд блока задания команд подключены. к входам управления коммутаторов первой и второй 0 группы соответственно, а группа разрядов управления процессорами выхода микрокоманд блока задания команд подключены к входам управления считыванием процессоров группы, а входы 5 третьего элемента ИЛИ соединены с соответствующими разрядами управления коммутаторов выхода микрокоманд блока задания команд. 0 о t- en со Jfcrtf л ± 5VJiwif feicPtl . I i; iP i j a j гГСкЯ {i , j i-;:;; ПГ- .- , , i; 4 л s ti . -±ЈttMUUQ-. т Ш k LLUЈ4 5 iUlZZl Eiffu | (ге /TJi tJi L j- ;.-. «.--- , . .--+юя «ifaws JSlJ JL л TU-J jV S . .Li ц-a IJBj ff нС 7 j L f n CW SEIL n s т Ј|«4j J 9LL6L&I. J 0 M § I 6 .-t.n t3ut t «an. j Фи .З С .ft. ц а о j fo fr )аЭоч t LL 1« i«6M-M.U.«. I tl HI I «.« -o IWMWWJ illL C К и t ц ГМн8. откоя8«8V lii Фл.5 Редактор Т. Орловская (put.9 Составитель Н. Белинкова Техред М.МоргенталКорректор М. Петровадг) ОПИСАНИЕ ИЗОБРКТКНИЯ к патенту Российской Федерации
Комитет Российской Федерации по патентам и товарным знакам (21) 4738598/24 (22) 18.09.89 (46) 10.12.95 Бюл. М 34 (71) Московское приборостроительное конструкторское бюро "Восход" (72) Ткаченко ВА; Тимонькин Г.Н.; Харченко В.С.;
Дмитров ДВ.; Ткаченко С.Н.; Мощицкий С.С. (73)Харьковское приборостроительное конструкторское бюро "Авиаконтроль" (56) Авторское свидетельство СССР N 1334980, кл. G 06F 11/20, 1985.
Авторское свидетельство СССР N 1686957, (в) КЦ (и) 1819116 дз) ("„ (51) 6 Н ОЯ К 10 00 G ))6 F ПДВ кп. G 06F 11/18, 1989. (54) ТРЕХКАНАЛЪНАЯ РЕЗЕРВИРОВАННАЯ
СИСТЕМА (57) Изобретение относится к области вычислительной техники и может быть использовано в резервированных отказоустойчивых системах
Целью изобретения является повышение надежности системы. Цель достигается путем использования режима сравнения на двух процессорах и перехода на мажоритарный режим при возникновении факта отказа одного из процессоров.
9 ил.
1819116
Изобретение относится к области вычислительной техники и может быть использовано в резервированных отказоустойчивых многопроцессорных системах.
Цель изобретения — повышение надежности системы.
Сущность изобретения состоит в следующем.
Каждая задача решается в двух процессорах вместо трех в мажоритарной структу- 10 ре и результаты решения сравниваются. В случае их несравнения принимается решение о неисправности (сбое или отказе) одного из процессоров и задача решается повторно во всех трех процессорах, при этом результаты решения задачи в трех процессорах мэжоритируются.
Например, при решении задач А,В.,С в первом цикле решения в первом и втором процессорах решается задача А, а в третьем — 20 задача В. По окончании решения задач результаты решения задачи А из первого и второго процессоров сравниваются, а из третьего процессора заносятся в регистр хранения, Во втором цикле решения в пер- 25 вом процессоре повторно решается задача
В, а во втором и третьем — задача С. По окончании решения задачи В результат заносится в р .гистр хранения, а результаты решения задачи С из второго и третьего 30 процессоров сравниваются между собой.
Если задача А решилась в первом и втором процессорах, причем коды результатов решения из двух процессоров совпали, то, не ожидая окончания решения задачи В в 35 третьем процессоре, задача В загружается для решения в первый процессор. Это позволяет повысить производительность системы в случае, когда время решения задачи В больше, чем время решения за- 40 дачАи С.
Если во время первого цикла решения задач встроенные средства контроля третьего процессора зафиксировали его отказ или сбой, то во втором цикле задача С не "5 решается, а во всех трех процессорах решается задача В.
Система выходит из мажоритарного режима решения задач сразу после того, как все процессоры выдали одинаковый резуль- 50 тат решения одной задачи.
Система может работать в мажоритарном режиме также в случае, когда на ее выход поступает поток задач с меньшей интенсивностью, чем интенсивность обслужи- 55 вания задач в системе, Другими словами, если в системе находится одна задача, то она поступает на обслуживание сразу же во все три процессора, не ожидая, пока поступит другая задача.
При увеличении интенсивности потока задач их обслуживание производится.по описанному алгоритму, что позволяет увеличить производительность системы.
На фиг.1 и 2 приведена функциональная схема трехканальной резервированной системы; на фиг.3-8 — алгоритмы работы системы; на фиг.9 — функциональная схема блока приема.
Трехканальная резервируемая система содержит процессоры 1.1-1.3, первую группу и регистров 2, регистр 3 результата задания команд, регистр 4 адреса микрокоманды, блок задания команд, выполненный в виде блока 5 памяти, триггер 6, мультиплексор 7, коммутатор 8, первый 9.1, второй 9.2 элементы сравнения, первый 10.1, второй 10.2, третий 10.3 коммутаторы первой группы коммутаторов, блок 11 приема, вторую группу коммутаторов 12.1 — 12.п-1, группу элементов И 13.1 — 13.п, элементы И 14-18, элементы ИЛИ 19, 20, группы и элементов
ИЛИ 21, 22, элемент ИЛИ 23, выходы 24 кватирования, элемент И 25, дешифратор
26, информационный вход 27 устройства, выход 28 неисправности процессора, первый 29, второй 30 входы генератора импульсов, первый 31 и вторые 32 выходы процессоров 1.1 — 1.3 соответственно, выход
33 занятости, вход 34 "Пуск", управляющие выходы 35 блока 5 памяти, выход 36 кода проверяемого логического условия и выход
37 адреса очередной микрокоманды, информационную 38 шину мультиплексора 7.
Блок 11 приема (фиг,9) содержит первый
39 и второй 40 регистры, схему сравнения
41, элемент И 42, элемент ИЛИ 43, формирователь импульсов в виде одновибратора
44.
Назначение отдельных элементов и блоков схемы.
Процессоры 1.1-1.3 предназначены для решения задач, поступающих на их информационные входы. Работа процессоров синхронизируется импульсами с входа 30.
На выходе 31.К (К = 1, 2, 3) процессора
1.К появится сигнал после того, как процессор закончил решение очередной задачи.
На выходе 32.К процессора 1.К появляется единичный сигнал в случае, если встроенные средства контроля данного процессора
1.К зафиксировали его отказ. Сигналы на выходах 31.3-31.2, 31.3 могут появиться в любой момент времени. Снимаются единичные сигналы с выходов 31.1, 31.2, 31.3 по переднему фронту сигналов со входов 35.4 и 35,6 соответственно.
Регистры 2 предназначены для хранения кодов задач, поступающих в систему для решения.
1819116
Задачи в регистры 2 поступают с выходов соответствующих коммутаторов 12, а в последний. регистр 2 — с информационного входа 27. Запись кодов задач происходит по заднему фронту импульсов с выходов соответствующих элементов ИЛИ 2.
Регистр 3 предназначен для хранения кода результата решения задач В в процессоре 1.3 до тех пор, пока эта же задача повторно не будет решена в другом процессоре.
Регистр 4 предназначен для хранения адреса выполняемой микрокоманды. Запись адреса происходит по заднему фронту импульса с выхода элемента И 15 при наличии разрешающего сигнала íà его втором входе с прямого выхода триггера 6, Блок5управления, выполненный в виде блока памяти, предназначен для хранения микрокоманд, осуществляющих управление работой системы. Каждая микрокоманда содержит три поля: поле управляющих сигналов, поле кода логических условий, поле адреса. Поле кода логических условий содержит код одного из логических условий, которое необходимо проверить в данном такте работы устройства. Поле адреса содержит адрес следующей микрокоманды, который может модифицироваться в зависимости от состояния процессоров 1.1 — 1.3 и в соответствии со значениями проверяемых логических условий.
Триггер 6 предназначен для выработки разрешающего сигнала после перехода на вход 34 устройства команды "Пуск". Разрешающий сигнал с прямого выхода триггера
6 поступает на вход элемента И 15 и разрешает прохождение импульсов синхронизации через элемент И 15 на синхровход регистра 4 адреса микрокоманд.
Мультиплексор 7 предназначен для выдачи одного из проверяемых логических условий, поступающих на его информационные входы в соответствии с кодом ЛУ, выдаваемым блоком 5 памяти.
Коммутатор 8 позволяет сравнивать на второй схеме сравнения 9.2 коды результатов задачи в первом и втором процессорах, если задача решалась одновременно во всех процессорах.
Элементы сравнения 9.1 — 9.2 предназначены для сравнения кодов результатов решения одной задачи в разных процессорах. При сравнении кодов на выходе элемента 9.К появится единичный сигнал. На элементе сравнения 9.1 сравниваются коды задач, поступающие от процессоров 1.3 и 1.2. На элементе сравнения 9.2 сравниваются коды результатов решения задач в процессорах 1.2 и 1.1, а также коды, посту5
55 записана в случае, если приходит задача на информационный вход 27, а предыдущая задача была записана в регистр 2,К-1. Задача в регистр 2. К и е реп и сы вается из регистра
2.К+1, если в цикле ргботы в системе была пающие с выхода регистра 3 и с выхода процессора 1.1. В регистр 3 заносится код результата решения задачи при ее решении в К-м цикле, а о выхода процессора 1,1 на о элемент сравнения 9.3 поступает код результата решения этой же задачи в последующем цикле.
Коммутаторы 10.1-10.3 передают в процессоры коды задач для решения в соответствии с управляющими сигналами, поступающими с выхода 35 блока 5 памяти.
Блох 11 приема предназначен для приема информации с целью исключения выдачи в систему для решения ложной информации, т.к. задачи на вход 27 могут поступать в произвольный момент времени.
Рассмотрим работу блока 11 приема.
В начальном состоянии регистры 39, 40 находятся в нулевом состоянии. Для Сормальной работы блока 11 необходимо, чтобы длительность импульса со входа 29 была больше длительности переходного процесса смены информации на входе 27.
По переднему фронту импульса со входа 29 информация со входа 27 запишется в регистр 39, а по заднему фронту того же импульса со входа 27 запишется в регистр
40. Если в течение длительности импульса со входа 29 не было момента смены информации на входе 27, то в регистрах 39, 40 будет записана тождественная информация, в результате чего на выходе элемента сравнения 41 будет единичный сигнал. Этот сигнал откроет элемент И 42 и очередной импульс со входа 30 пройдет на выход 24 блока 11 приема. Сигнал со входа 24 поступит.в виде квитанции о том, что задача со входа 27 принята системой для обслуживания, код задачи снимается со входа 27. Если во время действия импульса со входа 29 на входе 27 произошла смена информации, то в регистрах 39, 40 будут записаны несовпадающие коды. Следовательно, на выходе элемента сравнения 41 не будет единичного сигнала, элемент И 42 будет закрыт, на вход
24 сигнал со входа 30 не. йройдет. В следующем такте в регистры 39, 40 запишется тождественная информация и на выход 24 пройдет сигнал о приеме информации, после чего она снимается со входа 27.
Коммутаторы 12 предназначены для подачи на информационные входы соответствующих регистров 2 кодов задач в соответствии с управляющими сигналами.
Задача в регистр 2.К (К - 1,2.„п) может быть
7- ......,,181 ")116:, . 8
I решена одна задача, Задача в регистр 2.К- .. Длементы ИЛИ 21 предназначены.-для представляется из регистра 2.К+2 в случае-, формирования.-сигналов. записи -информа-,если в предыдущем цикле работы,в системе;.- = ции в регистры 2;соответственно.:: .,;. - .:,:.",=. были решены две задачи. Управляющие сиг;..: Элементы: ИЛИ, 22 предназначены; для-.. малы на коммутаторы 12 поступают,с выхо.---:5 выдачи единичных сигналов: о том,:-,@о в да 35 блока. 5 памяти, а также с.,выхода соответствующих региотрах 2-.:хранят<щ щ, элемента ИЛИ.19, ...,,:, ды,э дач.
Элемент И 13 предназначен для рыдаии...;-..;,.Элемент,,ИЛИ 23,.предназначаем,длявы-.-, сигнала, синхронизирующего запись зада-,,,:, дачи сигнала в случае, если хотя бы один иэ,;; чи,постунающейсинформационноговцхода 10 процессоров выдалсигнал-отказа. блока 11 приема для записи в соответртву-„., Элемент И,,15,предназначен;для вьданц,;., нал со входа 29 пройдет на вйход .элемента,:, .--. 1,2; и".третий:1,3: проце;соры.. закончили.,ре-., И 13.К в случае, если в регистре.,2.К-1:эапи-. -;. шение. задачи,;. сан код задачи (о чем сеидетельстаует,, щи- 15 Дешифратор;26; преди амачен.;дляаряка ничный сигнал на выходе;элемента.;, 4ЛИ дачи.-,позиционного,.кода отказавшего:аро22.К-,-1) и- если в, регистре -,2,-К,"содррщится,;, цедсора;,в::случае.".;--.если., одна.:защщад нулевой:код(о чем свидетельствует<нулееой.:;:.; Осрещалаецм. всех. npeNeqeopax.,è:.:;ðäèíлиам сигнал с выхода элемента:22.К), „,,, .;;...,,, процессоре..:вцдал.:код:реэультща реше -;. -Элемент И,14 предназначен для-сина,,. 20 ния, -н . сорщ дщрщий:,с;„:друщцил8 гэнцж.-, та.ИЛИ 20. —, . -. „:.,:-,,,:,,,;.;, .;.,:-, вится единичный:;сигнал-, .который рлзреще-. „ н да 29 при наличии еди ничнри раэрешающегр,;: Я5 —;-;.В кначальном-..состоянии;;регистеы Я-, я;т сигнала на:пряюм выходе триггера 6.;.:-.,:- -;,:;;;:. регистр4абнулены.::Процессоры.1ф=,1:-.3 на-., Элемент-И- 16,предназначен для форми-:.", ходятся:.s исходщж,:состоянии;:-:.не:их .вцхо-.. ; рования единичного сигнала после того; как.:., О дах31Лг3%8и32.1, 32:.З-..нулевнеаианааы :: процессоры 1.1 и 1.2 закончат, рещение aa,;;;. Цепи установки;;е,исходное;:.соатояние в дачи; В этом случае процессоры;выставляли,ГАЗО на фиг.1 условно не показакы, Во нулевому;:. коды результатов решения,и ситналы, готов;,",:, адресу)(с выхода, регистра 4 из,. блока.5j явности.на: сОответствующих-,вйходах-;Д,1:,и;...-;, мяти еч тываетсм.-, первая,,микрокомаида,,,-;
31,2; -::,: .:: .;,-.;-;- ..-, -.;- -.: -,. -„...;-,-, Эта микрокрманда,:,содержит,тол Ыо ygLpjae; .
Элемент Й 17: предназначен дл единичного-сигнала,в.случае;; когда, все трил35 рый:.—.протумет: нз.информэц процессора 1.1-1.3 выдали одинаковые: ко-:.. :регистра 4. ;;;=. -.;-,:-.„;--,::.: . ...; я ; -..-.: ды:результатов:решения одной:задани:: .,; д. Решение.;ззщачи;в системе-начииается.е,; .Элемент И,-18:предназначен.для выдачи,:.; . .момента проходасигнала. Буй . на ахрд Э4;1 единичного сигнала.пос@етого;.как всепро=,. . триггера,6, До, этогое ойстемумацд: поотуцессоры.закончили решение задачи..В:этм: 40 пать .задачи,; дгщ-.жрэщщэр. в:. регцащех;-.2;. случае процессоры- выставляют- коды: ре-.: . Поатуплениезаданвсистайусинщюниэмру»< зультатоврешения и:-сигналы:.готовности. на.:.. ется.".импульсами со входов-29. 30ойрььаот:c. соответствующих выходах .31:.1-31.3,,после:.; « .ступлении сигнала. lliycx".:;;íà axed;@@ Элемент:ИЛИ 19 предназначен;для.вы:-... прямом выжще дояваяетов е@жиичньфаиггот дачи:единичногосигнала:в случае;.-когда кар нал, a;,на.инаерсирм —, нулей» Цозад ему. информационный выход блока:И: выборе:.": (.:;-. ìíaððñíàóë; поступает код задачи; Этот:сигнал:раэРе- выхода .триггера -6 снимэется-:myrgeл шает. проход, через коммутаторы:12: кода::-50 "Пуск"- -co,: эхода-:.34; Черезммрытцйэле--:. задачи с; выхода блока "11 выбора.:и запре:.;; мент:"И., 15::начинают; ароходать;импу@всн .i щает=проход кодов. задач с выходов других:-.: на синхровход:регис ра 4,::.:.Ио;п@реом Гмм» 1 регистров:; 2:, Это. исключает: логическое.."=: ...пульсу.;произойдет: -эапись; адреса щфоркщ;;, сложение. кодов: задач на выходах. коммута.=.:.: очередноймикрокоманды. .,Йр.этому:.едрщу-; —,. торов:12.: .,- .; :..::.: ...-;. :::--.:... -:::::;:. .55 из, :блока -,5.-:.памяти;:.начинает,:"считываться -, Элемент ИЛИ 20 предназначен для.. вы-:., перваяхмикропрограмма..-,Дхд,:,.ыикррпрог;; дачи сигналов в случае, если:в системе ре.-, .. рамма;. .сначала .прризводчтфущщр у щщ » шена одна или.две задачи, а следовательно," чеокого.усаовия.с,выхода элемента ИДИ;,23;;,; необходимо произвести сдвиг информации Если нэ его выходе нулевой сигнал, то это в регистрах 2. означает, что все процессоры в системе ис1819116 40 50 55 правны. Если же на его выходе единичный сигнал, то далее необходимо проверить логические условия с выходов 32.1-23.3 с целью определения отказавших процессоров. В случае, если в системе более одного отказавшего процессора, то на выход 35.1 выдается сигнал отказа системы, а триггер 6 сигналом микрооперации 35.14 устанавливается в нулевое состояние. Если в системе один отказавший процессор, то система сразу же переводится в мажоритарный режим работы. Допустим, что проверка логического условия с выхода элемента ИЛИ 23 показала, что все процессоры исправны. Тогда проверяется логическое условие с выхода элемента ИЛИ 22,3. В случае если на выходе элемента ИЛИ 22.3 присутствует единичный сигнал, что соответствует занятости регистра 2.3, то система переходит в режим повышенной производительности решения задач. Если на выходе элемента ИЛИ 22.3 будет нулевой сигнал, то проверяется логическое условие с выхода элемента ИЛИ 22.1. При нахождении в системе задач для обслуживания, на выходе элемента ИЛИ.22.1 будет единичный сигнал. Система в этом случае будет работать в мажоритарном режиме, так как обслуживания ожидают одна или две задачи. Если же на выходах элементов ИЛИ 22,3 и ИЛИ 22;1 присутствуют первые сигналы, то система переходит в режим ожидания. В этом режиме она поочередно проверяет логические условия с выходов элементов ИЛИ 23 и ИЛИ 22.1. В режиме ожидания система будет находиться до поступления первой задачи. Более подробно рассмотрим поступление задач в систему. Задачи для решения поступают на информационный вход 27 системы. При появлении задачи на информационном выходе блока 11 приема на выходе элемента ИЛИ 19 появляется единичный сигнал, который поступает на соответствующие управляющие входы коммутаторов 12. Задача с выхода блока 11 проходит на информационные входы всех регистров 2, но запись первой поступившей задачи произойдет только в регистр 2.1, так как для прохода синхронизирующего импульса открыт только элемент И 13.1. Очередной импульс с выхода 24 блока 1 приема и ройдет через открытый элемент И 13.1, элемент ИЛИ 21.1 и произведет запись кода задачи в регистр 2.1. В результате этого на выходе элемента ИЛИ 21,1 появляется единичный сигнал, который откроет элемент И 13.2. Поэтому задача, 5 35 пришедшая на вход 27, запишется в регистр 2.2 и т.д. Рассмотрим случай, когда интенсьюность входного потока задач достаточно велика и в системе ожидают обслуживания как минимум три задачи. В этом случае после проверки логических условий с выходов элементов ИЛИ 22.3, 22.1 вырабатывается микрокоманда, управляющие сигналы 35.7, 35.9, 35.10, который разрешает проход задачи иэ регистра 2.1 (в дальнейшем задачи, поступающие из этого регистра, будут обозначать символом А) через коммуторы 10.1, 10.2 в соответствующие процессоры 1.1, 1.2, а задачи из регистра 2.2 (в дальнейшем— задачи В) через коммутатор 10.3 в процессор 1.3. Задачи будут приняты в процессоры 1.1 — 1.3 по заднему фронту синхроимпуяьса со входа 30. Начался первый цикл решения задач в процессорах 1,1 — 1,3, Далее задачи решаются в процессорах. В режиме ожидания результатов решения последовательно проверяются логические условия с выходов элементов ИЛИ 23, И 16 и с выхода 31.3 процессора 1.3. После окончания решения задачи каждый процессор . высталяет код результата решения на соответствующем информационном выходе и сигнал готовности на соответствующем сигнальном выходе 31. В систему поступают задачи, решение которых занимает различное время. В соответствии с этим различаются и алгоритмы принятия решений по результатам решения задач. Рассмотрим различные варианты окончания решений задач в процессорах. Допустим, что первой решалась задача А в процессорах 1.1 и 1.2, следовательно появится единичный сигнал на выходе элемента И 16, который модифицирует адрес выборки следующей микрокоманды. Эта микрокоманда проверит логическое условие с выхода элемента сравнения 9.2. В случае, если коды результатов решения задачи в процессорах 1.1 и 1.2 совпали, то на выходе элемента сравнения 9.2 будет единичный сигнал. По следующей микрокоманде в регистрах 2 происходит сдвиг информации на один шаг. Произойдет это следующим образом. Управляющий сигнал 35.13 микрокоманды через элемент ИЛИ 20 откроет элемент И 14. Очередной импульс с входа 29, пройдя через элемент И 14 и элементы ИЛИ 21, запишет коды задач в соответствующие регистры 2. Задача из регистра 2.2 запишется в регистр 2.1, из регистра 2.3 в регистр 2.2 и т;д. Задача А из регистра 2.1 стирается, так как она уже решена. Этот же синхроимпульс произведет запись в регистр 4 кода адреса выборки очередной мик1819116 40 50 рокоманды. управляющие сигналы этой микрокоманды разрешают проход через коммутатор 10.1 задачи В из регистра 2.1 в процессор 1.1 для решения. Далее система переходит в режим ожидания окончания решения задачи В в процессоре 1.3. В этот режим ожидания она поочередно контролирует логические условия с выхода элемента ИЛИ 23 и с выхода 31,3 процессора 1.3. После окончания решения задачи В в процессоре 1.3 появляется единичный сигнал на его выходе 31,3. Этот сигнал модифицирует адрес выборки следующей микрокоманды, которая заносит результат решения задачи В в регистр 3, после чего производится установка процессора 1.3 в исходное состояние. Следующая микрокоманда произведет загрузку задачи С из регистров 2.2 в процессоры 1.2, 1.3. Далее начинается второй цикл решения задач в процессорах. В этом цикле процессор 1.1 решает задачу В, а процессоры "i.2, 1.3 — задачу С. Если в первом цикле решения задач раньше закончилось решение задачи В в процессоре 1.3, чем задачи А в процессорах 1 1, 1 ;2;"то код результата решения задачи В заносится в регистр 3, после чего ожидается окончание решения задачи А, т.е. проверяется логическое условие с выхода элемента И 16. При появлении единичного сигнала на его выходе модифицируется адрес выборки очередной микрокоманды, которая проверит логическое условие с выхода элемента сравнения 9,2 (на второй вход этого элемента через коммутатор 8 поступает результат решения задачи А в процессоре 1.2), В случае, если задача А решена правильно (совпадают коды результатов решения задачи в двух процессорах), то следующая микрокоманда произведет сдвиг информации в регистрах 2, после чего задача В из регистра 2.1 поступит для решения в процессор 1.1, а задача С из регистра 2.2 — в процессоры 1.2, 1.3. Далее начинается второй цикл решения задач в процессорах. Система переходит в режим ожидания окончания второго цика, В этом режиме она контролирует логические условия с выходов элементов ИЛИ 23, И 25 и с выхода 31.1 процессора 1.1. Если время решения задач В и С различно, то могут быть два варианта: первой решилась задача Ч в процессоре 1.1, или первой решилась задача С в процессорах 1.2, 1,3. В случае, если первой закончилось решение задачи В в процессоре 1.1, то. на его выходе 31.1 будет единичнйй сигнал. Проверив это логическое условие, система проверит правильность решения задачи В в процессорах 1.1 и 1.3. Для этого к выходу 35 коммутатора 8 необходимо подключить выход регистра 3, а затем проверить сигнал с выхода элемента сравнения 9.2. Если сигнал единичный, то это означает, что задача В решена поавильно. Поэтому в следующем такте производится сдвиг в регистрах 2 на один шаг, т.е. задача В решена. После этого ожидается окончание решения задачи С. Окончание решения задачи С сигнализируется единичным сигналом с выхода элемента И 25. Далее аналогично описанному, проверяется правильность решения задачи С. При правильном решении задачи С в регистрах 2 производится сдвиг информации на один шаг и возвращение процессоров в исходное состояние. Система опять анализирует наличие задач в системе и в зависимости от этого переходит либо в первый цикл повышенной производительности, либо в мажоритарный режим решения задачи. Рассмотрим работу систем в случае, когда после решения задачи А в процессорах 1.1 и 1.2 оказывается, что коды результатов решения задачи А, выданные процессорами 1.1, 1,2, не совпадают. В этом случае предполагается, что один из процессоров (1.1 или 1.2) дал сбой или отказал во время решения задачи, причем встроенные схемы контроля этого процессора не обнаружили этот сбой или отказ. При проверке логического условия с выхода элемента сравнения 9.1 не будет модифицирован адрес выборки следующей микрокоманды. Так как задача А не решена, то в регистрах 2 не произойдет сдвиг информации, а через коммутаторы 12.1-12.3 задача А из регистра 2.1 поступит для решения во все процессоры. После окончания ее решения проверяются логические условия с выходов элементов сравнения 9;1-9.2. Если все процессоры выдали одинаковые результаты решения задачи А, то после проверки логических условий произойдет сдвиг информации в регистрах 2 и система будет работать аналогично описанному, Если же один из процессоров вновь выдает код результата решения задачи А, не совпадающий с кодами, выдаваемыми двумя другими процессорами, то в этом случае происходит сдвиг информации в регистрах 2, т.к. считается, что задача А правильно решена в других двух процессорах, однако во все процессоры поступает для решения задача B. Одновременно с этим выдается управляющий сигнал на разрешающий вход дешифратора 26 и на его выходе появляется код отказавшего процессора. Решение задач в процессорах по мажоритарному принципу продолжается до тех пор, пока не будет восстановлен отказавший процес13 1819116 14 сор или пока все процессоры не выдадут одинаковые коды результатов решения очередной задачи. После этого система переходит к реализации описанного выше алгоритма. Если же в мажоритарном режиме зафиксирован отказ двух и более процессоров, т.е. результаты решения не совпали ни у одной пары процессоров 1.1-1.3, то на выходе 28 выдается сигнал отказа системы. Триггер 6 устанавливается в нулевое состояние, система переходит в режим ожидания восстановления. Работа системы по обслуживанию задач начинается с приходом 10 сигнала "Пуск" на вход 34. При этом продолжается прием задач в регистры 2. Рассмотрим функционирование системы в случае, когда в процессорах 1.2, 1.3 решалась задача С, а в процессоре 1.1 ре20 шалась задача B. После решения этих задач в процессорах 1.1-1.3 возможны четыре варианта работы системы: 3.1} результаты решения задач В и С совпали; 3.2) совпали результаты решения только 25 задачи В; 3.3) совпали результаты решения только задачи С; 3.4) результаты решения задач В и С не ЗО совпали. Функционирование системы при правильном решении задач В и С описано выше. Рассмотрим функционирование системы в режиме 3,.2. Так как в этом случае задача В решена, то по очередной МК в регистрах 2 производится сдвиг информации на один шаг. В результате этого задача С поступает в регистр 40 2.1 и система переходит в режим мажоритарного решения этой задачи в процессорах 1.1-1.3, как это было описано. При возникновении режима 3.3 система функционирует следующим образом. Задача В передается для решения в процессоры 45 чего система переходит в первый режим функционирования. Если зафиксирован отказ (сбой) одного иэ процессоров, то на выходе 28 выдается номер отказавшего процессора, в регистрах 2 происходит сдвиг 55 информации на два шага, после чего система продолжает функционирование в мажоритарном режиме. Режим 3.4. Если отказали два и более процессоров, то на выходе 28 сформируется 1.1-1.3 и при окончании решения производится сравнение результатов. решения. Если все процессоры выдали правильные результаты, то s регистрах 2 осуществляется сдвиг информации на два шага, после 50 код отказа системы и система переходит в режим ожидания восстановления. В предлагаемой системе в точках 1.1„ 1.2, П.1, П.2, Ш.1, IV,2, К2 алгоритма (фиг.3) происходит постоянный контроль исправности процессоров 1.1 — 1.3 от их встроенных средств контроля. Ко нтрол ь п роцессо ров осуществляется при пуске системы и во время работы процессоров по обслуживанию задач. В другие моменты времени контроль не производится, B случае если встроенные средства процессора 1.К (К = 1-3) зафиксировали его отказ, то на соответствующем выходе 32.К появляется единичный сигнал. После того как этот сигнал будет обслужен системой, то на соответствующем управляющем выходе блока 5 памяти появляется единичный сигнал, по которому снимается сигнал отказа соответствующего процессора 1.К и выставляется единичный сигнал на его выходе 31.К. Алгоритмы на фиг. 4-8 следует читать следующим образом, Например, в точке 1,1 контролируется наличие сигнала отказа процессоров. Если такого сигнала нет, то следует возвратиться в точку 1.1, если сигнал отказа процессоров есть, то следует идти по алгоритму. По окончании алгоритма на данной фигуре указано, в какую точку алгоритма фиг.2 следует перейти. Рассмотрим функционирование системы в случае появления сигналов отказов процессоров во всех перечисленных выше точках алгоритма фиг,З. Рассмотрим вариант функционирования системы, если сигнал отказа поступил, когда выполнялся алгоритм в точке 1.1 (фиг.4). В этом случае определяется, сколько процессоров отказало. Если один, то на выход 28 выдается код этого процессора и система переходит в мажоритарный режим решения задачи. Если отказало более одного процессора, то система переводится в режим отказа, На фиг.5 приведен алгоритм функционирования системы в случае, когда сигнал отказа зафиксирован в первом цикле решения задач (процессоры 1.1, 1.2 А решают задачу А, процессор 1.3 — задачу В), В этом случае определяется, какой процессор отказал. Если процессор 1.1 или 1.2, то выдается номер отказавшего процессора на выход 28, после чего система переводится в режим мажоритарного решения задач. Если же отказал процессор 1,3, то система ожидает окончания решения задачи А в процессорах 1,1 и 1.2, После этого, если задача А решена, производится ее стирание из регистра 2,1 и система переходит в мажоритарный режим, 15 1819116 16 если задача А не решена, то система сразу же переходит в мажоритарный режим. Рассмотрим функционирование системы, когда сигнал отказа зафиксирован во втором цикле решения задач (фиг.6) (в процессоре .1.1 решается задача В, а в процессорах 1.2, 1,3 — задача С). Этот алгоритм аналогичен алгоритму, описанному выше, В случае отказа одного из процессоров происходит ожидание с.целью определения, решена другая задача или нет. Во всех случаях, за исключением случаев, когда отказало два процессора и болье, происходит переход в мажоритарный режим решения задач. Формула изобретения ТРЕХКАНАЛЬНАЯ РЕЗЕРВИРОВАННАЯ СИСТЕМА, содержащая группу регистров rpynny процессоров элементов И, две группы элементов ИЛИ;. две группы коммутаторов, две схемы с авнения, дешифратор, коммутатор, регистр результата, триггер пуска, шесть элементов И и первый-третий элементы ИЛИ, вход пуска устройства подключен к установочному входу триггера пуска, выходы коммутаторов первой группы подключены к инфор- 3О мационным входам соответствующих. процессоров группы, информационные выходы которых являются одноименны. ми выходами устройства, а информационный выход третьего процессора 35 группы подключен к информационному входу регистра результата, выход которого соединен с первым информационным входом коммутатора, выход которого подключен к первому инфор- 4О мационному входу первой схемы сравнения, выход которой соеди.".ен с первым информационным входом дешифратора. и первым входом первого элемента И, второй вход которого подключен ко второму информационному входу дешифратора и к выходу второй схемы сравнения, первый и второй ин. формационные входы .которой соедине- 5,-.. ны с информационными выходами соответственно второго и третьего процессоров группы, первый и второй информационные входы коммутаторов .. первой группы подключены к выходам «у;. соответственно первого и второго регистров группы, выходы элементов И группы подключены к первым входам соответствующих элементов ИЛИ первой группы, вторые входы которых подНа фиг.7 показаны случаи, когда фиксирует сигнал отказа процессора, а система работает в мажоритарном режиме решения задач. В этом случае определяется сколько процессоров отказало: если один, то продолжается решение задач в процессорах; если два, то фиксируется отказ системы. На фиг.8 рассмотрены случаи, когда в системе фиксируется сигнал отказа процессоров в момент, когда система в мажоритарном режиме решает задачу В, после окончания второго цикла решения задач, где задача В не была решена. Этот случай аналогичен вышеописанному. Ф ключены к выходу второго элемента И, а выходы - синхронизирующие входы одноименных регистров группы, инфор- . мационные входы которых, кроме последнего, подключены к выходам одноименных коммутаторов второй группы, выходы регистров группы подключенй к входам соответствующих элементов ИЛИ второй группы, выход каждого из которых, кроме последнего, подключен к инверсному входу одноименного элемента И группы и первому прямому входу последующего элемента И группы, выход последнего элемента ИЛИ второй группы является выходом занятости устройства, информационные вы- ходы каждого регистра группы, кроме пе риего, подключены к соответствующим информационным входам всех последующих коммутаторов второй группы, а выход второго. элемента ИЛИ - к соответствующим управляющим входам коммутаторов второй группы, отличзющгяся тем, что, с целью повышения надежности системы, в нее введены регистр адреса, блок задания команд, мультиплексор и блок приема сигналов, информационный вход которого является информационным входом системы, информационный выход подключен к одноименным входам первого регистра группы, к соответствующим информа.„,ионным входам всех коммутаторов второй группы и к входам второго элемента ИЛИ, первый тактовый вход устройства подключен к одноименному входу блока приема сигналов, синхровходу триггера пуска и к первым входам второго и третьего элементов И, второй тактовый вход устройства подключен к второму тактовому входу блока приема сигналов и к тактовым входам процессоров группы, выход квитирования бло17 1819116 18 ка приема сигналов является одноименным выходом устройства и подключен к вторым прямым входам элементов И группы, кроме первого и к прямому входу первого элемента И группы, выход третьего элемента ИЛИ соединен с вторым входом второго элемента И, инверсный выход триггера пуска является выходом работы системы, прямой выход триггера пуска соединен с вторым входом третьего элемента И, выход которого соединен с входом синхронизации регистра .адреса, выход которого подключен к адресному входу блока задания команд, выход логических условий которого подключен к адресному входу мультиплексора, выход первой схемы сравнения соединен со вторым входом первого элемента И, выход готовности первого процессора группы подключен к первому входу шестого элемента И, выход готовности третьего процессора группы соединен с первым входом пятого элемента И, выход готовности второго процессора группы соединен с вторыми входами пятого и шестого элементов И, выходы которых подключены соотве гственно к первому и второму входам четвертого элемента И, информационные выходы первого и второго процессоров группы подключены ко вторым информационным входам первой схемы сравнения и коммутатора соответственно, выходы управления процессоров группы соединены со входами первого элемента ИЛИ, выходы управления всех процессоров группы, выходы готовности первого и третьего процессоров группы, выходы первого и третьего элементов ИЛИ второй группы, выходы первых элементов И и ИЛИ, 5 выходы четвертого - шестого элементов И, выходы первой и второй схемы сравнения и выход модификации блока задания команд подключены к соответствующим информационным входам 10 мультиплексора, выход адреса блока задания команд подключен к инфор:мационным входам регистра адреса, к разряду модификации которого подключен выход мультиплексора, первый раз15 ряд выхода микрокоманд блока задания команд подключен к входу строба. дешифратора, выход которого является выходом кода неисправности устройст20 ва, второй, третий и четвертый разояды выхода микрокоманд блока задания команд подключены соответственно к входу синхронизации регистра результата, к входу управления коммутатора и вхо25 ду сброса триггера пуска, первая-вторая группы разрядов управления коммутаторов выхода микрокоманд блока задания команд подключены . к входам управления коммутаторов первой и второй ЗО группы соответственно, а группа разрядов управления процессорами выхода микрокоманд блока задания команд подключены к входам управления считыванием процессоров группы, а входы З5 третьего элемента ИЛИ соединены с соответствующими разрядами управления коммутаторов выхода микрокоманд блока задания команд. 1819116 с;с (i: д:, 1819116 з Г 3 r 1,2 153 3, я . (38 v» -УууЛ У 1 М У «.3 к М» У . Г,, >""" >>< > 1Л". 4 1 Ъ t б I! I pi ",; I 1 ! Р, 3 у3 ай 1 (М! О"- Р.„ 3 а6" t (1 I (9.2 l . 1 И I с т 2 %3 %! ., 1 з 1 ((3>) y. yey % с ! 1 2К I ч ! I I ! ф „ и I Р. " 1 .Л Ф I;! "., fiA 1819116 1819116 3.(ю Фиг.8 ®ut,7 фл,9 Составитель Н. Белинкова Техред М.Моргентал Корректор M. Петрова Редактор Т. Орловская Заказ 1303 Тираж Подписное НПО "Поиск" Роспатента 113035, Москва, Ж-35, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101
