Вычислительное устройство

 

Изобретение относится к вычислительной технике и может быть использовано в составе векторных процессоров в цифровых вычислительных управляющих и моделирующих комплексах, предъявляющих высокие требования к скорости вычисления. Цель изобретения - расширение функциональных возможностей, повышение производительности , сокращение оборудования. В устройство введены два дополнительных умножителя, три логических элемента 2И - ИЛИ, три логических элемента И. Устройство обрабатывающего конвейера содержит первый и второй умножители, первый и второй сумматоры, делитель, логическое устройство , шесть буферов входных потоков, два буфера выходных потоков, четыре регистровых файла, конфигуратор, позволяющее выполнять за один проход конвейера вычисление произведений и сумм с размерностью до трех. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/544

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А8ТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 5003767/24 (22) 15.07.91 (46) 07.06.93. Бюл. ЬЬ 2.1 (71) Научно-конструкторское бюро моделирующих и управляющих систем "Миус" (72) Л.М.Блинова и О.Н.Пьявченко (56) Патент США М 4773006, кл. 6 06 F 7/48, опубл. 1988.

Авторское свидетельство СССР

М 1494018, кл. G 06 F 15/347, опубл, 1989.

Вычислительные процессы и системы.

Вып. 2. /Под ред. Г.И.Марчука. — M. Наука, 1985, с. 63 — 68, рис. 4. (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в, составе векторных процессоров в цифровых

Изобретение относится к вычислительной технике и может быть использовано s составе векторных процессоров в цифровых вычислительных управляющих и моделирующих комплексах, предъявляющих высокие требования к скорости вычисления.

Целью изобретения является расширение функциональных возможностей, повышение производительности, сокращение оборудования.

На чертеже изображена структурная схема предлагаемого вычислительного устройства.

Вычислительное устройство содержит первый 1 и второй 2 умножители, первый 3 и второй 4 сумматоры, третий 5 и четвертый

6 умножители, первый 7, второй 8, третий 9 логические элементы 2И вЂ” ИЛИ, первый 10, второй 11, третий 12 логические элементы

„„. ЖÄÄ 1820378 А1 вычислительных управляющих и моделирующих комплексах, предьявляющих высокие требования к скорости вычисления. Цепь изобретения — расширение функциональных возможностей, повышение производительности, сокращение оборудования. В устройство введены два дополнительных умножителя, три логических элемента 2И—

ИЛИ, три логических элемента И. Устройство обрабатывающего конвейера содержит первый и второй умножители, первый и второй сумматоры, делитель, логическое устройство, шесть буфероа входных потоков, два буфера выходных потоков, четыре регистровых файла, конфигуратор, позволяющее выполнять за один проход конвейера вычисление произведений и сумм с размерностью до трех. 1 ил.

И, первый 13, второй 14, третий 15, четвертый 16 буферы входных потоков. первый 17, второй 18 буферы выходных потоков, причем информационные входные шины первой 19, второй 20, третьей 21, четвертой 22 входных переменных Х1 — Х4 соединены соответственно с информационными входами первого 13, второго 14, третьего 15, четвертого 16 буферов входных потоков, выходы последних подключены соответственно к первому и второму входам первого

1 и второго 2 умножителей, выход первого умножителя 1 подключен к первому входу первого элемента И первого логического элемента 2И вЂ” ИЛИ 7, выход которого соединен с первым входом первого сумматора

3, выходом подключенного к первому входу первого логического элемента И 10 и к информационному входу первого буфера вы1820378 кодных потоков 17; выход второго умножителя 2:соединен с первым входом третьего умножителя 5, с первыми входами первых элементов И второго 8 и третьего 9 логических элементов 2И вЂ” ИЛИ, выходы которых подключены к первым входам четвертого умножителя 6 и второго сумматора 4 соответственно; второй вход третьего умножителя 5 соединен с выходом первого. умножителя. 1; выход третьего умножителя

5 соединен с первыми входами вторых элементов И первого 7 и второго 8 логических элементов 2И вЂ” ИЛИ, второго логического элемента И 11; выходы четвертого умножителя 6, nepaoro логического элемента И 10 соединены соответственно с первым входом второго элемента И третьего логического элемента 2И вЂ” ИЛИ 9, с вторым входом второго сумматора 4, выходом подкл аченного к первому входу третьего логического элемента И 12 и информационному входу второго буфера выходных потоков 18, вторые входы четвертого умножителя 6 и первого сумматора 3 соединены соответственно с информационными шинами входных переменных расширенич произведения ХРП 23 и расширения суммы ХР

24; вторые входы первых элементов И первого 7 и третьего 9 логических элементов 2И вЂ” ИЛИ, вторых элементов И первого 7 и третьего 9 логических элементов 2И -ИЛИ, третьего 12 и nepaoro 10 логических элемен-. тов И, первого элемента И второго логического элемента 2И вЂ” ИЛИ 8 подключены соответственно к входным шинам признака выбора первого П1 25, второго П2 26, третьего ПЗ 27, четвертого П4 28 произведения, разрешения расширения суммы ПР 29, разрешения суммирования P 30, левой конфигурации (. 31; выходы первого буфера о

: выходных потоков 17, BToporo логического элемента И 11, второго буфера выходных потоков 18, третьего .логического элемента

И 12, первого умнажителя 1 подключены . соответственно к выходным шинам первого результата У1 32, выходной переменной расширения произведения слева УРП1 33, второго результата У2 34, выходных переменных расширения суммы YP 35, расширения произведения справа YPflR 36, второй инверсный вход второго элемента И второго логическога элемента 2И вЂ” ИЛИ 8 соединен с входной шиной признака левой конфигурации L 31, вход синхронизации устройства

CLK 37 подключен к входам синхронизации первого — четвертага буферов входных потоков 13 — 16, первого, второго буферов выходных потоков 17, 18.

Вычислительное устройства работает согласно следующему алгоритму:

У1 = (XWX2)8 f11 +(XWX2X3X4)8fl3+ XPX

Y2 = (Х3%4)3П2 + {X3 X4 XPfl)8, 8П4 + (Х1-"Х2"Х ЗХ4ХРП)ЯЯ П4+ V1aP;

YPZ = У28ПРХ YPflR = Х1"Х2; YPflL

= (X8X2

VPZ *, если L=0;

XP Х=

0, если L--1;

YPflR+, если 1 =1;

ХРП =

УРП(.+, если L=O: где YPZ" YPflR*, УРП1 + — выходные

15 переменные УР, УРПЯ, УРП, вычисленные . не в данном, а в аналогичном соседнем справа (УРПИ*) или слева (YPZ*, УРП(+ ) вычислительном устройстве.

Вычислительное устройство обеспечи20 вает вычисление двух функций У1, У2, каждая. из которых представляет сумму произведений, условия вхождения которых в сумму определяется признаками П1 — П4, L, принимающими значения "1" или."О".

Сумма У1 может исйользаваться как слагаемое при вычислении У2, если признак разрешения суммирования Р программируется как "1". Благодаря зтомуобеспечивается повышение размерности суммы У2. Для ðàñ30 @ирения функциональных возможностей в устройстве предусматриваются вход ХР и выход УР расширения суммы, вход ХРП и выходы YPHL, YPllR расширения произве. дения, используемые при совместной рабо-.

35 те двух вычислительных устройств. одно из которых программируется, как левое (L=1), второе - как npaaoe (L=O). Целью такого объединения двух вычислительных устройств является не только увеличение быстродействия, но и обеспечение возможности увеличения размерности вычисляемых сумм и произведений. При обьединении вычислительных устройств (BY) выход YPZ левого

BY соединяется со входом ХР правого BY, 45 выход YPflR правого Ву соединяется совхо-. дом ХРП левого BY, выход YPtlL левого BY соединяется са входом ХРП правого BY. При автономном использовании вычислител ьного устройства входы, ХР, ХРП могут исполь5" зоваться самостоятельно для задания двух дополнительных входных переменных, одна из которых(ХРХ ) является дополнительным слагаемым в сумме У1 и через нее У2. если

Р- 1, вторая - дополнительным сомножите55 лем во втором или третьем слагаемом суммы У2, признак левой конфигурации может программироваться пользователем.

Рассмотрим работу устройства íà l-ом шаге работы конвейера. К началу i ãî шага в

1820378 жителях I, 2, 5 вычисляются соответственно 10 парные произведения Х11»Х21, ХЗй(41 и проХ31Х41. На первый вход четвертого умножителя 6 через второй элемент 2И вЂ” ИЛИ S в качестве первого сомножителя при L=O за- 15

30

40 входной информационной шины устройства 50 первый — четвертый буферы входных потоков 13 — 16 из запоминающего устройства через информационные входные шины 19—

22 заносятся входные переменные 1-ro шага

ХII — X41, а на входных шинах признаков

25- 31 устанавливаются принимающие значения "0" или "1" признаки ПI — П4, ПР, Р, L. В t-ом шаге независимо от значений укаэанных признаков в первом — третьем умноизведение четырех сомножителей Х11 «Х21» водится с выхода третьего умножителя 5 произведение Х11Х21"Х31Х41 или при L=l с выхода второго умножителя 2 произведение X31»X4i. В качестве второго сомножителя в четвертом умножителе 6 используется поступающее через информационную входную шину 24 переменная ХРП. Тогда на выходе четвертого умножителя 6, в зависимости от значения признака левой конфигурации L, заводимого через входную шину признаков 31, вычисляется произведение

ХЗРХ43 ХРП1 при L = 1 и Х1РХ21"«ХЗРХ41 «ХРП1 при L-О. с

Автономное использование вычислительного устройства позволяет на выходе четвертого умножителя 6 вычислять произведение трех или пяти сомножителей. При совместной работе двух вычислительных óñтройств на выходе четвертого умножителя 6 левого устройства формируется произведение четырех сомножителей — XÇI, Х41левого

ВУ и ХII, Х21 правого BY, на выходе четвертого умножителя 6 правого BY формируется произведение восьми сомножителей — четырех входных переменных Xli — X41 левого BY и четырех входных переменных Х11 — Х41 правого BY.

Если один из признаков П11, ПЗ1 имеет единичное значение, произведение, вычисленное в первом или третьем умножителе

1,5, через первый логический элемент 7 поступает на первый вход первого сумматора

3 и суммируется со слагаемым ХР, поступившем на второй вход этого сумматора со

24. Вычисленное на 1-ом шаге конвейера первым сумматором значение YII запоминается в первом буфере выходных потоков

17. При наличии на входе 30 устройства признака разрешения суммирования Р =- I aeличина Уl с выхода первого сумматора 3 через первый логический элемент И 10 поступает на второй вход-второго сумматора 4 для формирования второй суммы У21. На первый вход второго сумматора 4, в зависимости от значений входных признаков П2, П4 через третий логический элемент 2И—

ИЛИ могут поступать произведения, вычисленные в третьем или четвертом умножителях 5, 6. Величина У21 с выхода второго сумматора 4 поступает во второй буфер выходных потоков 18. При наличии на входной шине устройства 29 признака расширения суммы ПР = 1 значение У21 через третий логический элемент И 12 передается на выходную шину 35 выходной переменной расширения суммы УР, Объединение вычислительных устройств по входам — выходам расширения суммы позволяет увеличить размерность суммы У2 правого BY до пяти слагаемых.

Выходные переменные расширения произведения слева УРП! и справа УРПЯ выводятся на выходные шины устройства 33, 36 соответственно с выхода третьего умножителя 5 через второй логический элемент И

11 и с выхода первого умножителя 1. Значения вычисленных переменных Уl, У2 с выходов первого и второго буфера выходных

5 потоков 17, 18 поступают на выходные шины 32, 31 соответственно первого и второго результата Уl, У2.

Для обеспечения конвейерности вычислений с выполнением вычислительным устройством программы 1-ro шага конвейера, определяемой совокупностью признаков

l1I t — П41, ПР1, Pi, Li, совмещается занесение иэ ЗУ данных е буферы входных потоков 13 — 16 через информационные входные шины

19 — 24 входных переменных (!+1)-ro шага

X1(t+1), X2(I+1), ХЗ(1+1), Х4(1+1) и считывание в ЗУ данных иэ буферов выходных потоков

17, 18 через выходные шины 32, 34 первого и второго результатов предыдущего (! — 1)-го шага Y. 1(i — 1), У2(1 — 1). Для этого буферы входных и выходных потоков 13 - 18 выполняются в виде двухступенчатых регистров, синхронизация занесения в которые осуществляется по входной шине 37 импульсами синхронизации CLK, следующими в темпе работы конвейера.

Формирование признаков tilt — П41, l1Pi, Pi осуществляется на этапе компиляции программ в зависимости от реализуемого на 1-ом шаге работы конвейера математического выражения. Укаэанные признаки размещаются в операционном пола команд настройки ярусов, считываемых в темпе работы конвейера иэ ЗУ команд, Признак! программируется пользователем жестко, как часть слова состояния вычислительного устройства.

Использование предлагаемого вычислительного устройства позволит повысить производительность., расширить функцио1820378 нальные возможности, сократить затраты оборудования на коммутацию связей.

Расширение функциональных возможностей обеспечивается гибкостью структуры устройства,. адаптируемого под 5 структуру реализуемых алгоритмов программированием признаков П1 — П4, ПР, Р, 1.

Выигрыш в производительности достигается, во-первых, распараллеливанием вы- 10 числений, во-вторых, расширением функциональных возможностей, позволяющими s одном шаге конвейера вычислять многомерные произведения и их суммы.

При этом по сравнению с прототипом сакра- 15 щавтся сложность коммутации связей. Действительно, в предлагаемом устройстве коммутация связей осуществляется тремя

ri-разрядными элементами 2И - ИЛИ и тремя и-разрядными элементами И и требует 20 расхода оборудования,. эквивалентного 12п двухвходовых элементов И. В прототипе коммутатор имеет 12 источников и 14 приемников информации и реализация его требует расхода . оборудования, 25 эквивалентного 14 х 24 х и двухвходовых логических элементов И, что в 28 раз превышает расход оборудования на коммутацию связей предлагаемого устройства.

Для оценки выигрыша в скорости вы- 30 числений оценим время вычисления в предлагаемом устройстве и в прототипе математического выражения

Z1 =- ab+ f, 22 abcde+ аЬ+ f. 35

Зая вляемое устройство

У1 - Z1; Y2 = Z2;

Х1 =а;Х2=Ь;Х3=с;Х4=0;ХРП=-е; ХР - f, 40

В процессе компиляции программы вы- числения выражений (2) компилятор задает признаки:

L=0, П1=.1,П2=0,ПЗ=О,П4=1,ПР= О, Р = 1.

При этом в соответствии с алгоритмом 45 работы устройства (1) вычисление выражений (2) осуществляется за один такт работы устройства.

Прототип:

X1=a; X2= b; ХЗс; Х4=0;Хб=е; Хб = д.

Первый шаг:

Y11 = ab; Y21 = cd.

Второй шаг:

У12 Y19Y2i4e+ Y11+ f, Следовательно, 8 прототипе вычисление выражений (2) осуществляется за два такта, в 2 раза медленнее, чем в заявляемом устройстве.

Формула изобретения

Вычислительное устройство, содержащее первый и второй умножители, первый и второй сумматоры, первый — четвертый буферы входных потоков, первый и второй буферы выходных потоков, причем информационные входные шины первой— четвертой входных переменных подключены соответственно к информационным входам первого — четвертого буферов входных потоков, выходы первого и второго буферов выходных потоков соединены соответственно с выходными шинами первого и второго результатов, о т л и ч а ю щ е е с я тем, что, с целью расщйрения функциональных воз- . можностей, повышения производительности, сокращения оборудования, в него введены третий и четвертый умножители, три логических элемента 2И вЂ” ИЛ И, три логических элемента И, выходы первого — четвертого буферов входных переменных соединены соответственно с первым и вторым входами первого и второго умножителей,.выход первого умножителя соединен с первым входом первого элемента И первого логического элемента 2И вЂ” ИЛИ, выход которого -соединен с первым входом первого суМматора, выходом подключенного к первому входу первого логического. элемента И и к информационному входу первого буфера выходных потоков, выход второго умножителя соединен с первыми входами первых элементов И второго и третьего логических элементов 2И вЂ” ИЛИ; выходы которых подключены к первым входам четвертого умножителя и второго сумматора соответственно, третий умножитель по второму входу соединен с выходом первого умножителя, а по выходу с первыми входами вторых элементов И первого и второго логических элементов 2И вЂ” ИЛИ, второго логического элемента И, выходы четвертого умножителя, второго и первого логических элементов И соединены соответственно с первым входом второго элемента И третьего логического элемента 2И-ИЛИ, с выходной шиной выходной переменной расширения произведения слева, вторым входом второго сумматора, выходом подключенного к первому входу третьего логического элемента И и к информационному входу второго буфера выходных потоков, вторые входы первых элементов И первого и третьего логических элементов 2И-ИЛИ соединены соответственнo с входными шинами признаков выбора первого произведения и признака левой/правой

1820378 гу

- 87

СГ

l4

Составитель Ю, Тарасов

Редактор С. Кулакова Техред M,Ìîðãåèòàë Корректор О. Кравцова

Заказ 2031 Тираж Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород. ул.Гагарина, 101 конфигурации, вторые входы вторых элементов И первого и третьего логических элементов 2И-ИЛИ, второго элемента И соединены соответственно с входными шинами признаков выбора третьего и четвертого произведения, признака левой конфигурации, соединенного так же с вторым инверсным входом второго элемента И второго элемента 2И-ИЛИ, вторые входы четвертого умножителя, первого сумматора, первого; второго и третьего логических weментов И соединены соответственно с информационными входными шинами входных переменных расширения произведения, расширения суммы, с входными шинами признаков разрешения суммирования, разрешения расширения

5 суммы, выходы третьего логического .элемента И и первого умножителя соединены соответственно с выходными шинами выходных переменных расширения суммы и расширения произведения справа. входная

10 шина синхронизации устройства подключе.на к входам синхронизации первого — четвертого буферов входных потоков, первого и второго буферов выходных потоков.