Способ цифрового измерения фазового сдвига и устройство для его осуществления

 

Использование: измерение фазового сдвига гармонических сигналов в широком диапазоне измеряемых фазовых сдвигов (более 360^o) с высокой точностью. Сущность изобретения: при цифровом измерении фазового сдвига формируют импульсы привязки в моменты переходов опорного и измеряемого сигналов через нулевой уровень производят их суммирование, а также суммирование квантующих импульсов. Причем импульсы привязки опорного сигнала суммируют со знаком плюс, а импульсы привязки измеряемого сигнала - со знаком минус. Квантующие импульсы суммируют с весом кода, текущего результата суммирования импульсов привязки. Отличием является суммирование импульсов привязки в течение двух циклов времени измерения. причем в течение первого цикла суммируют импульсы привязки опорного сигнала, в течение второго цикла - импульсы привязки измеряемого сигнала. Устройство содержит блок формирования и коммутации 1, формирователь импульсов 2, реверсивный счетчик 3, блок суммирования 4, два счетчика 5, 10, блок управления 8, генератор импульсов 7, элемент совпадения 9, решающий блок 6. 1 с.п. и 1 з.п. ф-лы, 7 ил.

Изобретение касается электрорадиоизмерений и может быть использовано для измерения фазового сдвига гармонических сигналов в широком диапазоне измеряемых фазовых сдвигов (более 360^o) с высокой точностью. Цель изобретения повышение точности измерения. На фиг. 1 приведена структурная схема устройства для осуществления способа: на фиг.2 два варианта структурных схем блока формирования и коммутации; на фиг.3 диаграммы напряжений, поясняющие работу блока формирования и коммутации: на фиг.4 структурная схема блока управления; на фиг.5 диаграммы напряжений, поясняющие работу блока управления; на фиг.6 - структурная схема решающего блока; на фиг.7-блок-схема алгоритма работы решающего блока. Устройство содержит блок 1 формирования и коммутации, формирователь 2 импульсов, реверсивный счетчик 3, блок 4 суммирования, первый счетчик 5, решающий блок 6, генератор 7 импульсов, блок 8 управления, элемент 9 совпадения и второй счетчик 10. Входы 1 и 2 блока 1 формирования и коммутации являются входами предлагаемого устройства, а выход подключен к первому входу формирователя 2 импульсов и к второму входу блока 8 управления, первый вход которого является входом "Пуск" предлагаемого устройства, выход формирователя 2 импульсов подключен к первому входу реверсивного счетчика 3, выход которого по шине подключен к первому входу блока 4 суммирования, выход блока 4 суммирования по шине данных подключен к первому входу решающего блока 6 и к выходам первого 5 и второго 10 счетчиков. Третий и четвертый входы блока 8 управления подключены соответственно к выходам реверсивного счетчика 3 и второго счетчика 10. Выходы блока 8 управления подключены соответственно к третьему входу блока 1 формирования и коммутации, к вторым входам реверсивного счетчика 3, элемента 9 совпадения и решающего блока 6, выход "Начальная установка" которого подключен к третьим объединенным входам "Начальная установка" блока 4 суммирования и первого счетчика 5 и к второму входу ("Начальная установка") второго счетчика 10. Первый выход "Выбор" решающего блока 6 подключен к второму входу первого счетчика 5 и четвертому входу блока 4 суммирования, выход которого подключен к первому входу первого счетчика 5, второй выход "Выбор" решающего блока 6 подключен к третьему входу второго счетчика 10. Выход генератора 7 импульсов подключен к вторым входам формирователя 2 импульсов и блока 4 суммирования и через элемент 9 совпадения к первому входу второго счетчика 10. Блок 1 формирования и коммутации представлен двумя вариантами. Первый вариант (см. фиг.2а) состоит из коммутатора 11, входы которого являются первым и вторым входами устройства, и формирующего устройства 12, вход которого подключен к выходу коммутатора 11, третий вход коммутатора 11 и выход формирующего устройства 12 являются третьим входом и выходом блока 1 формирования и коммутации. Второй вариант (см. фиг.2б) состоит из аналоговых ключей 13 и 14, формирующих устройств 15 и 16, элемента ИЛИ 17 и буферных элементов 18 и 19, причем первые входы ключей 13 и 14 являются первым и вторым входами устройства, выходы ключей 13 и 14 подсоединены соответственно к первым входам формирующих устройств 15 и 16, выходы которых подключены к входам элемента ИЛИ 17, вторые входы ключа 13 и формирующего устройства 15 объединены и подключены к выходу буферного элемента 19, вторые входы ключа 14 и формирующего устройства 16 подключены к выходу буферного элемента 18, входы буферных элементов 18 и 19 объединены и являются третьим входом блока 1 формирования и коммутации, а выход элемента ИЛИ 17 его выходом. Блок 8 управления (см. фиг.4) содержит RS-триггер 20, три D-триггера 21, 23, 24, одновибратор 22, два элемента ИЛИ 25 и 26, два дешифратора 27 и 28, причем выход RS-триггера 20 подключен к D-входу первого D-триггера 21, выход которого подключен к входу одновибратора 22 и второму входу первого элемента ИЛИ 25, первый вход которого подключен к выходу третьего D-триггера 24. Выход одновибратора 22 подключен к С-входу второго D-триггера 23 (D-вход которого подключен к потенциалу логическая "1") и к второму входу второго элемента ИЛИ 26, первый вход которого подключен к выходу второго D-триггера 23 и D-входу третьего D-триггера 24, R-входы второго 23 и третьего 24 D-триггеров объединены и подключены к выходу второго дешифратора 28, выход первого дешифратора 27 подключен к R-входу RS-триггера 20. С-входы первого 21 и третьего 24 D-триггеров объединены и являются вторым входом блока 8 управления, входы дешифраторов 27 28 являются соответственно четвертым и третьим входами блока 8 управления, а выходы D-триггера 21, третьего 0-триггера 24 и элементов ИЛИ 25, 26 выходами блока 8 управления, S-вход RS-триггера 20 является входом "Пуск" устройства. Решающий блок (см.фиг.6) состоит из микропроцессорного модуля 29, оперативного запоминающего устройства 30, постоянного запоминающего устройства 31, контроллера прерываний 32, дешифраторов 33-35. причем входы МПМ 29, ОЗУ 30 и ПЗУ 31 по шине данных соединены между собой, выход МПМ 29 по шине адреса подключен к вторым входам ОЗУ 30 и ПЗУ 31 и к входу дешифраторов 33-35, выход контроллера прерываний 32 по шине подключен к второму входу МПМ 29. Шина данных и вход КПр 32 являются входами решающего блока, а выходы дешифраторов 33-35 его выходами. Устройство для осуществления предлагаемого способа (см. фиг.1) работает следующим образом. Измеряемые сигналы поступают на блок 1 формирования и коммутации. Блок 1 формирования и коммутации в простейшем варианте состоит из коммутатора 11 и формирующего устройства 12 (см. фиг.2а). В зависимости от управляющего сигнала, поступающего с блока 8 управления, на управляющий вход блока 1 формирования и коммутации, сигнал на вход формирующего устройства 12 подается либо с входа Вх1 (см. фиг.3б), либо с входа Вх2 в(см. фиг.3а). Время измерения в устройстве разбивается на два цикла измерения. В исходном состоянии (до начала измерения) и в первом цикле измерения на управляющем входе блока 1 формирования и коммутации действует нулевой логический уровень, на вход формирующего устройства 12 подается входной сигнал от Вх2 (назовем его опорным, в отличие от сигнала на Вх1, который будем называть измеряемым). На выходе формирующего устройства 12 в первом цикле действуют прямоугольные импульсы (фиг.3в), фронты которых соответствуют моментам перехода через нулевой уровень опорного сигнала. Прямоугольные импульсы с выхода блока 1 формирования и коммутации поступают на формирователь 2 импульсов, который осуществляет привязку фронтов прямоугольных импульсов к квантующим импульсам, поступающим на синхронизирующий вход формирователя 2 импульсов. Далее эти импульсы поступают на реверсивный счетчик 3. В первом цикле измерения реверсивный счетчик 3 работает на суммирование. Сигнал управления реверсивным счетчиком 3 формируется блоком 8 управления. Код состояния реверсивного счетчика 3 по шине подается на блок 4 суммирования. На вход синхронизации блока 4 суммирования поступают квантующие импульсы от генератора 7 импульсов. С каждым квантующим импульсом к коду, который хранится в регистре памяти блока 4 суммирования, добавляется код реверсивного счетчика 3. В течение первого цикла измерения регистр памяти блока 4 суммирования и первый счетчик 5, в котором накапливаются импульсы переполнения блока 4 суммирования, зарегистрируют n₁=(1+2+.M)n₀ n₁ число, зафиксированное регистром памяти блока 4 суммирования и первого счетчика 5; где f_кв 1 /to частота следования квантующих импульсов; t_o период следования квантующих импульсов; F 1/Т частота измеряемых сигналов; Т период измеряемых сигналов; где М число периодов сигнала в течение первого цикла Т_ц1;
Т_ц1 длительность первого цикла измерения. Из (1) можно записать

После окончания первого цикла измерения, длительность которого равна (см. фиг.3). Т_ц1=МТ (5)
коммутатор 11 подключает к формирующему устройству 12 блока 1 формирования и коммутации входной сигнал, поступающий на вход Вх1 (измеряемый сигнал). После окончания переходного процесса, который в общем случае может быть более одного периода Т, на выходе блока 1 формирования и коммутации начинают действовать прямоугольные импульсы, задержанные относительно импульсов опорного сигнала на

где ϕ° измеренный фазовый сдвиг, град. В общем случае за счет (как указывалось) переходных процессов может быть пропущен один или даже несколько импульсов измеряемого сигнала. На фиг.3г пропущен один импульс измеряемого сигнала, времени переходного процесса соответствует интервал Т_п. По окончании второго цикла измерения, т.е. времени измерения, регистр памяти блока 4 суммирования и первый счетчик 5 зафиксируют
n_ϕΣ= n_Σ1+n_Σ2
где n_Σ1 число, зафиксированное в первом цикле измерения;
n_Σ2= MLn_o+Mn_ϕ+(M+ ... +2+1)n_o, (7)
n_ϕ+ t _ϕf_кв, (8)
L целое число (0, 1, 2.), определяемое длительностью переходного процесса поcле первого цикла измерения. Выражение (6) можно записать в виде
n_ϕΣ= (M(M+1)+ML)Tf_кв+Mt_ϕf_кв (9)
Код числа n_ϕΣ по шине данных ШД поступает на решающий блок 6. По второй информационной шине с второго счетчика 10 на решающий блок 6 поступает код числа
nT_Σ= Rn_o= RTf_кв,
где R 2М целое число, равное отношению (11) времени (Т_ц1 + Т_ц2) и периода сигнала Т_о. Код во втором счетчике 10 формируется путем подсчета в течение времени RT квантующих импульсов с генератора 7 импульсов, которые поступают на второй счетчик 10 через элемент 9 совпадения. Элемент 9 совпадения открывается импульсом с выхода блока 8 управления длительностью RT. В решающем блоке 6 осуществляется вычисление фазового сдвига по формуле

Здесь фигурные скобки обозначают дробную часть числа в фигурных скобках. После подстановки в (12) n и пт (9-11). Как видно из (12, 13) ϕ_изм равно измеряемому фазовому сдвигу. Блок 8 управления (см. фиг. 4) работает следующим образом. Импульсом "Пуск", который формируется либо от кнопки, либо в автоматическом режиме, RS-триггер 20 переводится в состояние логической "I". В результате этого подключенный к нему D-триггер 21 под действием импульсов от блока 1 формирования и коммутации, поступающих на его вход синхронизации, переключается в состояние "1". Импульс с выхода D-триггера 21 подается на управляющий вход реверсивного счетчика 3, при этом РС3 работает в режиме суммирования. В течение первого цикла измерения на выходе элемента ИЛИ 26 имеет место нулевой потенциал, определяемый исходным уровнем логического нуля на выходах одновибратора 22 и D-триггера 23. Указанный потенциал поступает на блок 1 формирования и коммутации и в результате этого на его выходе имеют место импульсы, формируемые от опорного сигнала со входа Вх2. В момент переключения D-триггера 21 на выходе элемента ИЛИ 25 формируется единичный потенциал, который поступает на элемент 9 совпадения и открывает его. Через элемент 9 совпадения квантующие импульсы от генератора 7 импульсов поступают на счетчик 10. Через время, приблизительно равное (меньше) циклу измерения, на выходе дешифратора 27, вход которого по информационной шине подключен к выходу счетчика 10, формируется импульс, так называемый импульс "подготовки". Этим импульсом RS-триггер 20 переключается в исходное состояние "0". Под действием очередного импульса опорного сигнала от блока 1 формирования и коммутации D-триггер 21 переключается из состояния "1" в состояние "0". Указанный перепад напряжения приводит к запуску одновибратора 22, формирующего единичный импульс. На выходе элемента ИЛИ 26 возникает единичный потенциал, который приводит к подключению в блоке 1 формирования и коммутации сигнала с входа Вх1 (измеряемый сигнал). Длительность импульса, формируемого одновибратором 22, выбирается исходя из длительности переходных процессов после коммутации в блоке 1 формирования и коммутации. В течение этого времени реверсивный счетчик РС3 прекращает подсчет импульсов сигнала, а счетчик 10 подсчет квантующих импульсов, так как на выходе элемента ИЛИ 26 имеет место потенциал "0". По окончании импульса одновибратора 22 срабатывает D-триггер 23 и переключается в состояние логической "1". После этого очередной импульс измеряемого сигнала от блока 1 формирования и коммутации переключает D-триггер 24 в состояние "I", начиная второй цикл измерения. На выходе элемента ИЛИ 26 возникает единичный потенциал. открывающий элемент 9 совпадения для квантующих импульсов на счетчик 10. Реверсивный счетчик РС3 переключается на вычитание. Код состояния реверсивного счетчика РС3 начинает уменьшаться и через М периодов измеряемого сигнала становится нулевым. Это состояние дешифрируется дешифратором ДШ 28, на его выходе формируется импульс, переключающий D- триггеры 23, 24 в исходное нулевое состояние. Время пребывания указанных триггеров в cостоянии "1" определяет время второго цикла измерения, равного, как и первого цикла измерения, М периодам измеряемого (опорного) сигналам. На фиг. 5 приведены диаграммы напряжений, действующих на элементах блока 8 управления: на фиг.5а показан импульс "Пуск"; на фиг.5б показаны импульсы от блока 1 формирования и коммутации; на фиг.5в импульс на выходе RS-триггера 20; на фиг.5г импульс на выходе D-триггера 21; на фиг.5д импульс "подготовки" с выхода дешифратора ДШ 27; на фиг.5е -импульс на выходе одновибратора 22; на фиг.5ж импульс на выходе D-триггера 23; на фиг.5з - импульс на выходе D-триггера 24; на фиг.5и импульс с выхода дешифратора ДШ 28; на фиг.5к импульс на выходе элемента ИЛИ 26. Решающий блок РБ 6, структурная схема которого приведена на фиг.6, работает следующим образом. Программа работы микропроцессорного модуля 29 находится в постоянном запоминающем устройстве ПЗУ 31. В оперативном запоминающем устройстве ОЗУ 30 хранится оперативная информация. Блок-схема алгоритма работы решающего блока РБ 6 приведена на фиг.7. В исходном состоянии (после включения) решающий блок РБ 6 находится в режиме ожидания до появления импульса запроса прерывания от D-триггера 24 БУ 8. После поступления импульса 3 Пр микропроцессорный модуль 29 формирует поочередно адреса считывания, которые дешифруются дешифраторами 33, 34, 35. Импульсы с выхода дешифраторов ДШ 33, 34 поступают на блок 4 суммирования, счетчик 5 и счетчик 10 и через интерфейс, предусмотренный в указанных устройствах для включения в шину данных, осуществляют их выбор для чтения данных параметров n_ϕΣ и nT_Σ. После считывания информации импульсом с выхода дешифратора ДШ 35 осуществляется начальная установка счетчик в Б, 10 и регистра памяти блока 4 суммирования. Блок 4 суммирования выполнен аналогично блоку суммирования прототипа. Если блок 1 формирования и коммутации выполнен по варианту 1 (фиг.2а), то измерительный и опорный сигналы поступают на аналоговый коммутатор 11, который в зависимости от управляющего сигнала подключает на вход формирующего устройства 12 один из сигналов: опорный или измеряемый. Блок 1 формирования и коммутации по второму варианту (см. фиг.2б) имеет более сложную схему и работает следующим образом. На входы формирующих устройств 15, 16 входные сигналы подаются через ключи 13, 14. Управляющие сигналы с блока 8 управления поступают через буферные элементы 18 и 19. Объединяются ограниченные сигналы импульсные последовательности элементом ИЛИ 17. Формирователь 2 импульсов для данного устройства для осуществления способа может быть выполнен в простейшем виде на основе D-триггера. На вход синхронизации подаются квантующие импульсы от генератора 7 импульсов, а на D-вход импульсы от блока 1 формирования и коммутации. Технико-экономический эффект предлагаемого способа и устройства для его осуществления заключается в следующем. Как указывалось, недостатком всех известных способов цифрового измерения фазового сдвига и устройств для их осуществления является повышенная погрешность, обусловленная паразитными связями между каналами формирования сигналов. Эта погрешность у известных фазометров на средних частотах (до 100-200 кГц) лежит в пределах (0,1-0,03)^o, на повышенных частотах (до 10 МГц) (1-0,2)^o. Для обеспечения малых паразитных связей необходимо реализовать высокие требования по экранированию каналов формирующих устройств и других узлов. В предложенном способе и устройстве для его осуществления данная составляющая погрешности существенно уменьшается, так как прохождение опорного и измеряемого сигналов через тракты формирования и преобразования фактически разнесены во времени. Паразитные связи в предложенном техническом решении ограничиваются только входными цепями. Экспериментальные исследования предложенного способа и устройства для его осуществления показывают, что погрешность уменьшается более чем на порядок и позволяет реализовать в фазометрах погрешность измерения фазового сдвига на средних частотах (0,01-0,001)^o, на повышенных частотах менее 0,1^o. 2

Формула изобретения

1. Способ цифрового измерения фазового сдвига, при котором формируют импульсы привязки в моменты переходов опорного и измеряемого сигналов через нулевой уровень, производят их суммирование, а также суммирование квантующих импульсов, причем импульсы привязки опорного сигнала суммируют со знаком плюс, а импульсы привязки измеряемого сигнала со знаком минус, квантующие импульсы суммируют с весом код текущего результата суммирования импульсов привязки, отличающийся тем, что, с целью повышения точности измерения, суммирование импульсов привязки осуществляют в течение двух циклов времени измерения, причем в течение первого цикла суммируют импульсы привязки опорного сигнала, в течение второго цикла измерения суммируют импульсы привязки измеряемого сигнала. 2. Устройство для цифрового измерения фазового сдвига, содержащее формирователь импульсов, реверсивный счетчик, блок суммирования, первый счетчик, генератор импульсов, элемент совпадения и второй счетчик, причем выход формирователя импульсов подключен к первому входу реверсивного счетчика, выход которого по шине подключен к первому входу блока суммирования, выход блока суммирования подключен к первому входу первого счетчика, причем входы "Начальная установка" блока суммирования и первого счетчика объединены между собой, выход генератора импульсов подключен к первому входу элемента совпадения и второму входу формирователя импульсов, отличающееся тем, что, с целью повышения точности измерения, оно снабжено блоком формирования и коммутации, решающим блоком и блоком управления, причем входы блока формирования и коммутации являются входами устройства, а выход блока формирования и коммутации подключен к первому входу формирователя импульсов и второму входу блока управления, первый вход которого является входом "Пуск" устройства, выход блока суммирования по шине данных подключен к первому входу решающего блока и выходам первого и второго счетчиков, третий и четвертый входы блока управления подключены соответственно к вторым выходам реверсивного счетчика и второго счетчика, выходы блока управления подключены к третьему входу блока формирования и коммутации, к вторым входам реверсивного счетчика, элемента совпадения и решающего блока, выход "Начальная установка" которого подключен к объединенным входам "Начальная установка" блока суммирования и первого счетчика и к входам "Начальная установка" второго счетчика, первый выход "Выбор" решающего блока подключен к второму входу первого счетчика и четвертому входу блока суммирования, второй выход "Выбор" решающего блока подключен к третьему входу второго счетчика, первый вход которого подключен к выходу элемента совпадения, выход генератора импульсов подключен к второму входу блока суммирования. 3. Устройство по п. 2, отличающееся тем, что блок управления содержит RS-триггер, три D-триггера, одновибратор, два элемента ИЛИ, два дешифратора, при этом выход RS-триггер подключен к D-входу первого D-триггера, выход которого подключен к входу одновибратора и второму входу первого элемента ИЛИ, первый вход которого подключен к выходу третьего D-триггера, выход одновибратора подключен к С-входу второго D-триггера, D-вход которого подключен к потенциалу "Логическая 1", и к второму входу второго элемента ИЛИ, первый вход которого подключен к выходу второго D-триггера и D-входу третьего D-триггера, R-входы второго и третьего D-триггеров объединены и подключены к выходу второго дешифратора, выход первого дешифратора подключен к R-входу RS-триггера, С-входы первого и третьего D-триггеров объединены и являются вторым входом блока управления, входы первого и второго дешифраторов являются соответственно четвертым и третьим входами блока управления, а выходы первого и третьего D-триггеров и двух элементов ИЛИ выходами блока управления, S-вход, RS-триггера является входом "Пуск" устройства.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 29-2000

Извещение опубликовано: 20.10.2000        

---