Устройство для прерывания резервированной вычислительной системы
Изобретение относится к вычислительной технике, в частности к устройствам управления обслуживанием прерываний, и может быть использовано в многоканальных резервированных микропроцессорных системах реального масштаба времени. Целью изобретения является расширение функциональных возможностей устройства за счет приоритетного обслуживания поступающих заявок на прерывание. Устройство содержит идентичные каналы, каждый из которых содержит регистр марки, регистр Изобретение относится к вычислительной технике и может быть использовано в многоканальных резервированных микропроцессорных системах реального масштаба времени. Цель изобретения - расширение функциональных возможностей устройства за счет приоритетного обслуживания поступающих заявок на прерывание. На фиг.1 приведена функциональная схема устройства; на фиг.2 - функциональная схема блока приоритета запроса. запросов, регистр текущего состояния, триггер запрета прерываний, группу триггеров запрета прерываний, первый и второй триггеры прерывания, блок приоритета запроса , схему сравнения, мажоритарный элемент, блок элементов И, первый, третий и второй элементы И, группу элементов И, первый и второй элементы ИЛИ. блок магистральных элементов, формирователь импульсов , группу управляющих и информационных входов устройства, группу синхронизирующих входов устройства, группу выходов вектора прерывания устройства , выходы разрешения прерывания устройства, выходы прерывания каналов, выходы подтверждения прерывания каналов , выходы прерывания устройства, группы входов прерывания каналов и подтверждения прерывания каналов, вход 35 слова состояния процессора. Устройство характеризуется более широким кругом приоритетных дисциплин обслуживания при сохранении быстродействия и достоверности . 2 ил. Устройство содержит идентичные каналы 1i-1n, каждый из которых содержит регистр 2 маски, регистр 3 запросов, регистр 4 текущего состояния, триггер 5 запрета прерывания, группу триггеров 6i-6n запрета прерываний, первый 7 и второй 8 триггеры прерывания,блок 9 приоритета запроса, схему 10 сравнения, мажоритарный элемент 11, блок 12 элементов И, первый 13, третий 14 и второй 15 элементы И, группу элементов И 16i-16n-i, первый 17 и второй 18 элементы ИЛИ, блок 19 магистральных (Л С 00 N5 4 О СО ON
COIO3 СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСГ1УБЛИК (si>s G 06 Г 9/46
ГОСУДАРСТВЕННОЕ ПАТЕНТНОГ.
ВЕДОМСТВО СССР (ГОСПАТЕ НТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Е (oo ) фь
0с (p) (21) 4898610/24 (22) 02.01.91 (46) 30,06.93. Бюл. 1Ф 24 (72)А.В.Гребенюк, А,И.Васильев, А.Я,Матов и В.А,Шевченко (56) Авторское свидетельство СССР
М 1218385, кл. G 06 F 9/46, 1984.
Авторское свидетельство СССР
t4 121385, кл. G 06 F 9/46, 1984. (54) УСТРОЙСТВО ДЛЯ ПРЕРЫВАНИЯ PE3EРВИРОВАННОЙ ВЫЧИСЛИТЕЛЬНОЙ
СИСТЕМЫ (57) Изобретение относится к вычислительной технике, в частности к устройствам управления обслуживанием прерываний, и может быть использовано в многоканальных резервированных микропроцессорных системах реального масштаба времени.
Целью изобретения является расширение функциональных возможностей устройства за счет приоритетного обслуживания поступающих заявок на прерывание. Устройство содержит идентичные каналы, каждый иэ которых содержит регистр марки, регистр
Изобретение относится к вычислительной технике и может быть использовано в многоканальных резервированных микропроцессорных системах реального масштаба времени.
Цель изобретения — расширение функциональных возможностей устройства за счет приоритетного обслуживания поступающих заявок на прерывание, На фиг.1 приведена функциональная схема устройства; на фиг.2 — функциональная схема блока приоритета запроса.
« . Ж«, 1824636 А1 запросов, регистр текущего состояния, триггер запрета прерываний, группу триггеров запрета прерываний, первый и второй триггеры прерывания, блок приоритета запроса, схему сравнения, мажоритарный элемент, блок элементов И, первый, третий и второй элементы И, группу элементов И, первый и второй элементы ИЛИ, блок магистральных элементов, формирователь импульсов, группу управляющих и информационных входов устройства, группу синхрониэирующих входов устройства, группу выходов вектора прерывания устройства, выходы разрешения прерывания устройства, выхоДи прерывания каналов, выходы подтверждения прерывания каналов, выходы прерывания устройства, группы входов прерывания каналов и подтверждения прерывания каналов, вход
35 слова состояния процессора. Устройство характеризуется более широким кругом приоритетных дисциплин обслуживания при сохранении быстродействия и достоверности. 2 ил.
Устройство содержит идентичные каналы 1>-1г„каждый из которых содержит регистр 2 маски, регистр 3 запросов. регистр
4 текущего состояния, триггер 5 запрета прерывания, группу триггеров 61 — 6 запрета прерываний, первый 7 и второй 8 триггеры прерывания, блок 9 приоритета запроса, схему 10 сравнения, мажоритарный элемент 11, блок 12 элементов И, первый 13, третий 14 и второй 15 элементы И, группу элементов И 161 — 16П-1, первый 17 и второй
18 элементы ИЛИ, блок 19 магистральных
1824636 элементов, формирователь 20 импульсов, групповые управляющие 21 и информационные 22 входы устройства, групповой синхронизирующий вход 23 устройства, групповые выходы 24 вектора прерывания устройства, выходы 25 разрешения прерывания устройства, выходы 26 прерывания каналов, выходы 27 подтверждения прерывания каналов, выходы 28 прерывания устройства, входы первой 29.1, второй 29.2 и третьей 29.3 групп разрядов группового информационного входа 22 устройства, входы первого — девятого 30.1-30.9 разрядов группового управляющего входа 21 устройства, входы первого 31,1 и второго 31.2 разрядов группового синхрониэирующего входа 23 устройства, группы входов 32>-32 1 прерывания каналов, группы входов 331 — 33n-t подтверждения прерывания каналов, вход 35 слова состояния процессора, Схема блока приоритета запроса содержит запросные входы 1-5, группу элементов
И 6, группу элементов И 7, узел 8 анализа запросов, опросный вход, группу выходов устройства 10, блок элементов ИЛИ 11. блоки приоритета 12, блоки элементов ЗАПРЕТ
13, дешифратор 14, регистр приоритета 15, синхровход.
Элементы блока соединены следующим образом. Входы 1-5 соединены с соответствующими входами блоков 13 элементов ЗАПРЕТ. Выходы первого блока элементов
ЗАПРЕТ подключены к первым входам блока 11 элементов ИЛИ, а выходы второго и третьего блоков (нумерация — сверху вниз) элементов ЗАПРЕТ вЂ” к соответствующим входам блоков 12 приоритета, первый иэ которых предназначен для реализации приоритета с циклической. а второй — приоритета с динамической дисциплиной обслуживания. Входы регистра 15 приоритета подключены к управляющим выходам
ЭВ М, а его выходы — к входам дешифратора
14, выходы которого соединены с запрещающими входами блоков 13 элементов 3АПРЕТ. Выходы блока 11 элементов ИЛИ подключены; первый — к входу первого элемента И группы 7, остальные — к входам соответствующих элементов И группы 6, синхровход подключен к синхровходу второго блока 12 приоритета, остальные элементы соединены, как показано в описании авт.св. СССР М 1070553.
Линейная дисциплина приоритетного обслуживания реализована в той части устройства, которая известна по авт.св, СССР
hk 1070553, циклическая и динамическая дисциплины реализованы на программируемых логических матрицах типа K 556 PT 1.
50 пового управляющего входа 21 устройства, выход третьего элемента И 14 является выходом 25 разрешения прерывания устройства, а третий вход элемента И 15 подключен
55 к прямому выходу триггера 5 запрета прерываний, инверсный выход регистра 4 текущего состояния соединен с вторым входом первого элемента ИЛИ 17 и с первым входом третьего элемента И 14, восьмой разряд
30,8 группового управляющего входэ 21 ус5
РьЬота этой схемы блока приоритета достаточно проста, ясна из прототипа и не требует дополнительных пояснений, Элементы устройства обьединены следующим образом: входы первого и второго разрядов 30.1 и 30.2 группового управляющего входа 21 устройства соединены с первым и вторым входами первого элемента И, выход которого подключен к F-входу блока
19 магистральных элементов, выход которого является групповым выходом 24 вектора прерывания устройства, а входы третьего и четвертого разрядов 30.3 и 30.4 группового управляющего входа "1 устройства соединены с R- и С-входами регистра 2 маски, выход которого подключен к вторым входам блока 12 элементов И, первые входы которого соединены с входами первой группы разрядов 29.1 группового информационнбго входа устройства 22, а выходы — с D-входами регистра 3 запросов, V-вход которогп подключен к прямому выходу триггера 5 запрета прерываний, а выходы: 3.1 — к третьим входам первого, второго и третье о элементов И 13, 15, 14; 3.2 — к входу блока 9 приоритета запроса, выходы которого соединены с D-входами блока 19 магистральных элементов и А-входом схемы 10 сравнения, В-вход которой подключен к выходу регистра 4 текущего состояния, D-входы которого соединены с третьей группой разрядов 29.3 группового информационного входа 22 устройства, à V- и С-входы — с входами 5 и 6 разрядов 30.5 и 30.6 группового управляющего входа 21 устройства соответственно, вход 7 разряда 30.7 группового управляющего входа 21 устройства подключен к четвертому входу второго элемента И 15, второй вход которого соединен с выходом первого элемента ИЛИ 17. а выход — с 0-входом первого триггера 7 прерываний, прямой выход которого подключен к входу формирователя 20 импульсов, выход которого соединен с $-входом триггера 5 запрета прерываний, первым входом второго элемента ИЛИ 18, является входом 32 прерывания каналов и выходом
26 прерывания каналов, второй вход третьего 14 и первый вход второго 15 элементов
И соединены с вторым разрядом 30.2 груп
1824636 код), выполняемой системой, по синхроимпульсу с входа 30.6, По этому же синхроимпульсу осуществляется установка в нулевое состояние триггера 5 запрета прерываний.
При этом нулевой сигнал с выхода триггера
5 разрешает запись запросов на прерывания в регистр 3.
Регистр 2 масок устанавливается в нулевое состояние по сигналу с входа 30.3. По этому же сигналу осуществляется установка в исходное состояние микропроцессора тройства подключен к С-входу первоготриггера 7 прерывания, а девятый разряд 30,9 группового управляющего входа 21 соединен с R-входом второго триггера 8 прерываний, входы первого 31.1 разряда группового синхронизирующего входа 23 подключены к синхровходам группы триггеров 61-6п запрета прерываний, которые устанавливяюгся по сигналам прерываний каналов по входам 321-32я-1, а второй разряд 31,2 группового синхронизирующего входя 23 соединены с входом С1 второго триггера 8 прерываний, единичный выход которого подклю .ен к первому входу мажоритарного элемента 11 и соответствующему входу группы подтверждения прерывания каналов, выход мажоритарного элемента 11 является выходом 28 прерывания устройства, а входы мажоритарного элемента 11 со второго до и-й являются соответственно входами группы подтверждения прерывания каналов 332 — 33п-1 и соединены с выходами соответствующих триггеров 8 каналов, инверсные выходы триггеров группы 6 запрета прерываний соединены с первыми входами элементов И группы 16, вторые входы которых подключены к группе входов
32 прерывания каналов, а выходы — к соответствующим входам второ. о элемента
ИЛИ 18, выход которого соединен с входом
01 второго триггера 8 прерывания, вход второй группы 29,2 разрядов группового информационного входа устройства подключен к 0-входу регистра 2 маски, синхровход триггера 5 запрета прерываний соединен с синхровходом регистра 4 текущего состояния, а 0-вход триггера 5 запрета прерываний соединен с корпусом.
В исходном состоянии все элементы памяти установлены в нулевое состояние (входы начальной установки не представлены).
Для приведения устройства в рабочее состояние на входы 30,2 и 30,5 групповых управляющих входов 21 устройства подаются единичные сигналы. Кроме того, с входом
29.3 групповых информационных входов устройства в регистры 4 запросов всех каналов 1i (l=1,ï) записывается код текущего состояния программы (в начале нулевой
55 (класса INTEL 8080 или К580ВМ80, К580ВМ80) многоканальной мажоритарнорезервированной системы.
После выполнения указанных операций устройство готово к работе.
На групповые входы 22 устройства поступают информационные сигналы. промажоритированные по всем и каналам резервированной системы. Запись кода маски прерываний в регистр 2 осуществляется с входа 29,2 по сигналу с входа 30,4, который соответствует сигналу "Выдача" микропроцессорной системы на базе К580ВМ80.
Код маски с выходов регистра 2 поступает на входы блока 12 элементов И, через которые осуществляется фильтрация сигналов запросов на прерывания, поступающих с входов 29.1 запросов. При этом любой незамаскированный сигнал запроса поступает на D-входы регистра 3 запросов, Если в регистре 3 сигналы запросов отсутствуют, то блок 9 приоритета запроса закрывает блок 19 магистральных элементов, запрещает выработку сигнала подтверждения прерывания через элемент ИЛИ 17 и разрешает выработку сигнала разрешения прерывания на выходе элемента И 14.
При поступлении сигналов запросов прерывания с выходов блока 12 элементов
И происхол",т их запоминание в регистре 3.
Однако запрос после этого с выходов 29.1 не снимается, так как регистр 3 выполнен на триггерах типа "защелка", и запоминание информации в регистре 3 произойдет только после установки триггера 5 в единицу, Информация с выхода 3.1 регистра 3 поступает на входы блока 9 приоритета запроса, который в соответствии с заданной по входу 35 процессора дисциплиной обслуживания (в порядке поступления, циклическая, динамическая) /2/ выбирает сигнал прерывания старшего приоритета. Сигналом с выхода 3.2 регистра 3, формируемым при наличии хотя бы одного запроса в регистре, открывается элемент И 13, выходной сигнал которого открывает блок 19 магистральных элементов и разрешает передачу через него на выход 24 канала кода прерывания системы. Кроме того, разрешается срабатывание элемента И 15 и запрещается выдача сигнала разрешения с выхода элемента И 14 на выход 25 устройства.
При работе блока 9 приоритета запроса в циклической дисциплине или "в порядке поступлений" его выходной код выдается также на входы А схемы 1С, -pe осуществляется его сравнение с кодом текущей программы, записанным в регистр 4. Если код с входа А больше кода с входа В схемы сравнения 10, то с ее выхода выдается сиг
1824636 нал, который через элема))т ИЛИ 11иоткрыГый элемент И 15 поступает iia D-вход триггера 7, В противном случае (ДИРРамическая дисциплина) процессор сам выбирает запрос нужного уровня приоритета и переписывает его по сигналу "микропроцессор
Готов", поступающему с входа 35, через открытый блок магистральных усилителей 19.
Во всех остальных случаях (дисциплины "в порядке поступления", обратная) на выходе схемы 10 сигнал отсутствует. Тогда сигнал подт верждения прерывания может быть Вырзбота)1 только в том случае, если в четвертыи разряд реРистра 4 по входу 30.5 будет заг исаи Р)уль, гак как инверсный выход этога разряда через;)лемент ИЛИ 17 функционзльн эквивалентен выходу схемы 10.
Г1ри наличии сигнала нз выходе схемы
":0 с поступлением разрешающего сигнала с Входа 30.7 и синхроимпульса с входа 30,8
Осуществляетя запись единицы в триггер 7.
Сигнал с единичного выхода триггера 7 через элемент 20 поступает на вход триггера
5, который устанавливается в единицу. При этом разрешает прием новых сигналов запргсов в регистр 3 и подготавливается тригf.op 7 к сбросу В нулевое состояние. Поэтому с прихо7)ом очередного импульса с входа
30.8 происходит установка триггера 7 в нулевое состоя»)ле. Таким образом., длител;ность сушествовзния сигнала на выходе три. гера 7 определяется периодом следован,1я импульст)в с входа 30,8.
ГР)орРлировзтель 20 формирует единичн» и импульс иа выходе 26 после установки
1) f f Ppa 7 в единичное состояние, Цля ОГО )тобы исключить ВОзмОжнОсть двойного прерывания по одному и тому же запросу, а также прерывания по запросам млздшйх приоритетов относительно обр3батывземого, необходимо после обработки сигнала прерывания, формируемого с выходов 28 каналов, код программы Обработки запроса записать в регистр 4 состояния аналогично описанному.
Если в этом нет необходимости, то в регистр 4 записывается нулевой код по сигналу с входа 30.6. В результате этого снова устанавливается в нуль триггер 5 и осуществляется подготовка устройства к приему очередного запроса на прерывание.
После формирования сигналов прерывания на выходах 26 каналов они поступают на соответствующие входы 321-32 -1 каждого из остальных каналов.
В каждом канале сигналы прерываний от остальных каналов поступают на D-входы
СООтВЕтСтнуЮщИХ трИГГЕрОВ 61 — бл-1 И На первые входы соответствующих элементов
И 16,-16В-1. При отсутствии отказов каналов
25 ) 1
55 ситна:.. с входов 321 -32n-1 пт.с)унают енп синхроиРлпульсз, предназначеР)ного для выявления ложной выдз Ри сигнала прерывания, с входа 31.1. Поэтому Tpfsf f ..ры 61-6,.1 сигналами с нулевых Выходов О) крыт)7)ют элементы И 161 16л-1. 1аким образом, выходкой cLif нал канала с Вь)хода формиооваTe7fLf 20»nLs octa7tbftf)x f1afta7foB с выходов элементов И 161-16„-1 через элемент ИЛИ
18 постуРтзют иа 1)-вход т рис Гера 8, 11о сигналу синхроиРлпульса опроса прерывания с входа 31.2 происходи Г у тзновка три) 7ера Я в единичное coc7 UHfll1o, С.",гнз i с единичного выхода триггера 8 через выход 27 канала поступает нз соответству)ощие входы ГрупГ1ы входов 33) 33л 1 каждоГО !13 oi тельных каналов и далее — из входьР мажоритарно)о элемеРР) а 11. Мажоритарный злемент 11 срабатывает и ри наличии в Got) f.f)r)sffcтве каналов сигналов прерывания и выдает на выХОД 28 уст))оистт)з cfsf Haft прсрывзния соответствующий канал систеРлы.
В случае возникновения отказа, связанного с»зависанием" каналов, сигнал прерывания от такого канала обнаружилзе)ся н моме)гт подачи синхроимпульса с входа
31,1, по которому соо Гветствующий rpLsr f.ep из груггпы триггеров 61-6„ l устaffBBBLfBBBTся f3 еди)171)1у и блокируoг прохождение зто
l 0 сиГнзлд ч Рсз соответГ l Зу)001иЙ элемент
И Грув ПЬР . .)ЛЕМЕИТ О)3 И 1 Р) 1- 1 бл
)1)ормулз нзог ре) ения
Ус)РГ)й т)- ) Длл ffPcj)Elf)a Р;1 ().)ВРвиРОва)н)ой вычислительнои сис сР ... с )ДР 1)жзщее и ка;1алов (Где f) ъ)ело:. :3)))с7)н1, каждый из которых включает в сл .,я pei L f.ip мвск)1, рсГистр з.)прссов, 1)егис 71) )екущнГО
СОСТОЯ 1ИЯ, ТРИГГЕР ЗЗПРЕРЗ 7!PeP! Balf«B. два три)гера прерыва-)ия, схему сравнен 1я, блок э/)омонтОВ И, 77)и злеf sai",Ta И, )if)a элемента ИЛИ. блок ма) истрзльных злемеи ги,. формирователь импульсов, Груг пу триггеров запрета прерываний, мажори) зр)Рый элемент, группу з77еРле)Ртов И, причем в каждом канале первые группы упрз))ляк)щих и информационных входов ус)ройствз соеди неиы с группами ОдноиРлеHtshlx входо.) кэналов, первый разрешз)ощий вход, первые
Входы приведения 73 рзбс )ее состояние, Вход сброса, второй разрешающий в;,од и
ВТороА вход установк)1 в "0» 7 pIt7) of» ) ffpRBляющих входов кзР)а7)з соедине Ры с группой инверсных входое первого элемента И, iicpвым прямым входом nepBoio элемента И, зходом сброса регистра маски, входом синХРОНИЗЗЦИИ РЕГИС) Ра МаСКИ, ВХОДОРл РЗЗРЕ шения регистра текущего состояния, входами синхронизации регистра текущеРО состояния и триггера ззппетз пг)Bpè зний первь,м входом В(оро!о "! "-л - ." > ) " В):
QoM синхронизации ocpI!0<0 р«г<г! <:рыванип соо}ветственио поря !я, В прая } т»)ет<«л
M 3 LI »t 0 H H»>I X ВХОДОВ К Э Н Э Л 3 :!; " 11 И " ." . I I r} лет>ств(.и но с попвпй Груг)О ОЙ ВхОдОВ Ь<>пкэ э)1<,менTОВ И, Г» у| пой .нФоpMэ!,!!;. н, .;! входов регисгра теку<1(е!(со<.тояи}!я, гpvi Г}3 ВЫХОДОВ t! )ТОРОГ(:. СОЕДИНЕНЭ <." ПРРВ< >Т
f P) tIf)OÈ ВХОДОВ (.:ХРМI:1 < .РЭВИЕНИЯ, ГГ,",. ПГ}-)
<1» >ХОДОВ P(. .f !!Ст!>а МЭСКИ СОЕДИНЕНЭ С ВТОРОЙ
Гру<}} }Ой Qx<)>i<)B ()л>окэ эл(м, »тов И, Вы. <)!»1
К<ПОРОГО <.П()>/)i)\
}«! РРС! Ый PL!ход РЕГИСТРЭ ТЕКУЕЦЕГО СО TO я ния соединен с г)ервыми Входами I!Oðt)OPO элемента ИЛИ «третьего элеме«та И, uuti>Oj!)1 ЗЦИО . l»ll>}й ВХО i ТР»)ГГРРЭ ЭЭПРЕ, Э П!)Е" ()ЫВЭНИй (ОРДИ!" Е«с lit«1!Ой 1!УЛРВ(1Г(ПОтЕНЦИаЛа УСтРОйСтВЭ, ЕДИНИчный ВЬ<хО)), три гера запрета прерываний соединен с
Входом разрешения регистра запросе(! и ииВерс«èM входоM BToðîãî элеме»! Tа И, Выход схемы сравнения соединен с вторым»<х )д(».", первого элемента И;1И, .) <, Д котopotо с<:— единен с вторым Вх<)дом t) i.).,е!" ..;
И, первый вход приведг»гия В рг}Г}0<„". состояние f póïf)bf управляю(ДИК Вхс)<ЕГ). Канапэ соединен с BTÎpblM прямым Вхсдо»1 т<)еть= .ГQ элемента И и третьим прямым Входом второ! 0 элемент э И, Выход регистра за}ip!)".0хпдо)}
Второго элеме«та И, выход! oòîð01 соединен с информациоь)ным в-:одол первгн<. риггера прерывания, Г!рмлой. выход, которого через формирователь импульсс В сосдинен с инверсным единичн-!м входом триггера запрета прерываний, 11!}Ве(»)симе
Выходы триггеров запрета и ре рыл;.. «ий группы соединены с первыми входам«0()оТВетствующих элементов И груг)пы, группа
Входов прерываний канала соединена о информационными Входами три! геров запрс та прерываний группы и вторым» Входами
)<},"ч, >« .-Г}>} !>! }, ><>, > > )>: > », ;. > }, ;!<1 е
t}B 3 >!1>,>, >! > >> > > Ii I > >> },} }> <
1 .. < ) f,>:;.1;.;>- !>t»t t! f ;>",,f>! <1;; . f) ., f! f; ! < >,!! <;, );(;,1!.,(, >! l- >» ", > j;! ><>!,т "., 1 Вxt>>> < 1 <} !1Р Г>: П ВР»1<13, !-> }; У," В;. < !!t;B V!: i Р()ЙС 1 В!) < . >(; >1}1!»} Е»!
<. tI >,) t!xo>)>(и В; < !j!()l т }><;! ГРР<1 И» " . !,> !" i M P I l t t O! I Ь! Й И» l )/Ë O P O !»,! >С l "«? I О Л П Ч-! 1!»! ВХОДI-, . }:ОТОРÎГО С(;C.ДI}ИPHЫ (;0(:TBeToTBt нио (» Выходом вто„>(t) эпемеига : и Bx(),>(ol! }0>)тве)п)«))е»!<)я !!рер». Ва«" .>! t !)УГ} ГI Ы УЕ} Ра}.п" К>ЕЦ1>Х !! ХС>, } < }! КЭ «3/};), Г:})хг}д .-! злеl»IР« Г})в И f p>)>r! <)I > (:ova;! I В: ПЛЛ<» Второ}.A Эп> }Еита И.!1}И, !}И)ОД Птр :,Ого ри< гела прерь Ва«ия соеpvl}it с пер 1:> <>, 21! В.<одом мЭГНГ. } рэл ь«ОГО элеме>«13, П>СТЭЛЬ .«! }Е ВХОДЫ К010Рг> 0 СЛЕД!1}!Р«14 С СООt BЕТС ВУIОЕЦИМИ ВХОД«l-1И Р УПП}4 RХXОДОB подтеерхкдения !1p0! >ы влиия к 3« ИЛИ, Групг<3 Ры".ороВ блока л(аг!}сгр"льных элсл".В<пав и выход треп,0fî:>пементэ И B!!-! If} »() Гс)1 сОРт в(}тс Ге;е!<Нo Груп tioi л})ходов RE! К (()Г}3 I;PF. Г>»><Яви}!Я» В} ХОД()!» РЭ3(! . 1!PH!1P 25 f I t!t:,Р>Ь 1>ан»!() УСТРО!ХСТЕ)3. »)biXOÄ !.", 11 tl(,) РЭЛЬног) элсме«гэ B кл".дс}»! (3<>эле является f)»t KO Д}>М ПОЕРЫI>3» }>Я V IIBËÇ, ВЫХОД ВТОЕ)ОГО 3А ТП! Г! Е<». <1<:ЕОЕ>!!»3 }1 Я . -"ВЛЯ<»ТСЯ ВЫХОДП!" «ПЭ;)»=IBPНИЯ КЭ}><1
Ль: прерь!Впния и ппдтверукде«ия каукдого -3« )лэ соед!1«енч с ooo) ветс Гвую!ц 1)1и В одами о!1нои!1еи»}ь х > ру.>Г) Входов YO:>xäoro из 35 остэльн<<х кэ«алга, o i л и ч 3 ю (ц е е с я те „, <о, .-. цел<-:о расширения функцио!!аль, <ь,х Возмг);KI >Г. .".те усipL)érTBB эа счг-.т при ор»; (Ет»!С>го ОбсЛуУХИВЭНИЯ ПОС1 ><ПР) IОЕцИХ заявок !13 прерь!Вэние, устройс-Во содер4();<<)1-!. блок l",p»>op»;! е.а запросов, первая и Вторая fруп«ы информационных входов к0 торого соед«нен!>! с <руппой Bblõîäîâ региС<РЭ ЗЭПР()СОВ И ГP»<Ïf IOÉ ВХОДОВ СОСТОЯНИЯ слова устройства, группа Выходов блока 45 приоритета запросов соединена с второй группой Вх>адов схемы сравнения и группой и н форм а Е«0 и и 1-! х ВХОДОВ блока мэ ист Г) эл ьHbtx элементов 1824636 1824636 от ЭЬМ Составитель А. Гребенюк Редактор С. Кулакова Техред М.Моргентал Корректор M. Петрова Закаэ 2226 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5 Производственно-иэдательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101
