Устройство для вычисления логических производных многозначных данных

 

CO)O3 СОВЕ ТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУВДИК (я)5 G 06 F 7/04

ВЕННОЕ ПАТЕНТНОЕ

О СССР

Т СССР) ПИСАНИЕ ИЗОБРЕТЕНИЯ

\»

» ч з а р б с ус р о м б

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

) 4870499/24

) 01.10,90

) 30.08.93. Бюл. hb 32

) Минский радиотехнический институт

2) В.М.Антоненко, В.П.Шмерко и

Н,Янушкевич

) Авторское свидетельство СССР

1277089, кл. G 06 F 7/04, 1986, Авторское свидетельство СССР

4748448, кл. G 06 F 7/04, 1989, (5 1) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОГ ЧЕСКИХ ПРОИЗВОДНЫХ МНОГОЗНАЧН ГХ ДАННЫХ (5 ) Изобретение относится к области выч слительной техники и может быть испольэ вано для аппаратной поддержки в с стемах синтеза и анализа цифровых автоИзобретение относится к области выслительной техники и может быть испольвано для синтеза и анализа цифровых томатов, диагностики цифровых устйств, сжатия данных, управления робота-манипуляторами, синтеза топологии льших и сверхбольших интегральных ем.

Целью изобретения является расширее класса решаемых задач эа счет выполния операций разложения логических нкций в ряд Тейлора.

Указанная цель достигается тем, что в ройство, содержащее первый блок упвления, первый блок памяти и первый ерационный блок, содержащий два комтатора и сумматор по модулю k, первый ок памяти содержит два регистра, причем

;>0 1837277А1 матов, диагностики цифровых устройств, сжатия данных, управления роботами-манипуляторами, синтеза топологии больших и сверхбольших интегральных схем. Цель изобретения — расширение класса решаемых задач за счет выполнения операций разложения логических функций в ряд тейлора. Цель достигается тем, что в устройство, содержащее первые блок управления, операционный блок и первый блок памяти, причем операционный блок содержит первый коммутатор и второй коммутатор, дополнительно введены К вЂ” 1 блоков управления, К вЂ” 1 операционных блоков и К1 блоков памяти (К вЂ” значность данных, целое положительное число), каждый из которых содержит четыре регистра. 1 з,п, ф-лы, 4 ил, вход пуска первого блока управления соединен с входом пуска устройства и с первым QQ выходом первого блока управления, второй (Д выход которого соединен с входом разрешения записи второго регистра, а третий выход первого блока управления соединен с вхо-. дом разрешения записи первого регистра, четвертый выход первого блока управления соединен с управляющим входом первого коммутатора, первый выход которого соеди-,В» нен с первым входом сумматора по модулю а

k, первый информационный вход устройства соединен с первым информационным входом второго коммутатора, второй информационный axon которого соединен с выходом второго регистра, введены (k-1) однотипных блоков памяти, (к-1) однотипных блоков управления и (k-У1) однотипных

k837277

X(O) 35

Х1 Х2 Xn =X

О 0 ... 0

О 0 ... 1

О 0 ... 2

„(l ч ч

k — 1 k — 1 k — 1

45 е

55

k — 1

BfPQ Bх = Х Ik — Ч.р р р=о

1(х1„...хь...,хп) (mod!<), операционных блоков, причем J-й блок памяти (где ) - 1,...,k) дополнительно содержит первый и второй узлы регистров, J-й операционный блок дополнительно содержит умножитель по модулю К выход которого соединен со вторым входом сумматора по модулю k J-ro операционного блока, выход которого соединен с информационным входом первого узла регистра j ro блока памяти,вход разрешения записи которого подключен к третьему выходу j-ro блока управления, а выход первого узла. регистров соединен с информационным входом первого регистра )-ro блока памяти, выход пер. вого регистра j-го блока памяти соединен с информационным входом первого коммутатора J-го операционного блока, второй выход которого соединен с )-м выходом результата устройства, выход первого узла регистров J-ro блока памяти соединен с информационным входом второго регистра Jго блока памяти, причем вход разрешения записи второго узла регистров подключен ко второму вЪ|ходу J-ro блока управления, а информационный вход второго узла регистров подключен к выходу второго коммутатора j-го операционного блока, выход второго регистра )-го блока памяти соединен с первым информационным входом умножителя по модулю k j-ro операционного блока, второй информационный вход которого соединен с вторым информационным входом устройства, управля1ощий вход которого соединен с управляющими входами вторых коммутаторов всех операционных блоков, первый выход первого блока управления соединен с входами пуска блоков управления со второго по k-й, причем j-й блок управления содержит генератор импульсов, три элемента ИЛИ, два счетчика, два дешифратора и триггер, причем вход пуска блока управления соединен с входом запуска генератора, с первыми входами первого, второго и третьего элементов ИЛИ и с первым Bblxo дом блока, второй выход которого соединен с выходом второго элемента ИЛИ и с вторым входом первого элемента ИЛИ, выход которого соединен с входом установки в нуль первого счетчика, выходы которого соединены с входами первого дешифратара, выход которого соединен с вторым входом второго элемента ИЛИ, выход генератора импульсов соединен со счетными входами первого и второго счетчиков и четвертым вь1ходом блока управления, третий выход которого соединен с выходом триггера, информационный вход которого соединен с первым выходом второго дешифратора, второй выход которого соединен с вторым входом третье-о элемента ИЛИ, выход которого соединен с входами установки в нуль триггера и второго счетчика, выходы которого соединены с входами второго дешифратора.

Суть предлагаемого подхода заключается в оперативном логическом анализе многозначных данных, представленных в виде многозначных данных, представленных в виде многозначных функций алгебры логики, основанном на матричных матема"0 тических моделях, имеющих прямое отображение в структуру вычислительного устройства, функционирующего на принципах конвейеризации и параллелизма.

В основу данного изобретения положе-

15 ны следующие математические модели работы компонентов устройства и их взаимодействия в процессе функционирования.

Многозначные данные могут быть опи20 саны с помощью аппарата многозначных функций алгебры-логики, Так, одноименый массив многозначных данных, который однозначно аналитически записывается в виде многозначной функции алгебры логики .

1(х1,...,х,) - f(X) представляется (возможно путем доопределения до требуемой размерности k"), где k u n — соответственно число переменных и значность логической функции, целые положительные числа) вектором

30 Х. Формально соответствие между вектором многозначных данных и многозначной функцией алгебры логики 1(Х) покажем следующим образом причем х ч - (0, k-1п q - D, I -1. Тем самым определяются позиции элементов вектора

Х, значения которых есть значения f(X) на упорядоченных в лексикографическом порядке наборах переменных.

Обобщая результаты работы БохманнаД., Постхофа Х мдвоичные динамические системы". — M.: Знергоатомиздат, 1986, логическую производную многозначной функции алгебры логики по 1-й переменной определим каклогическую производную по l-й переменной х1, с

q-кратным циклическим отрицанием в виде

1837277 (2) 15

Ik Bk - Ik(mod k), ! е xl npu q ФО соответствует циклическому трицанию переменной xi о раз, а при q = 0

- xi; функция циклического отрицания опеделяется в виде x =- х+1 (mod k), а ее табица истинности приведена в таблице. 5

X 0 1 2 3 ... k-2 k-1

1 2 3 4 ... k-1 0

-о,р — (k-q,ð)-й элемент матрицы 1 размер ости k x k. Матрица Ik определяется иэ атричного уравнения е Ik — единичная матрица размерности k x, а m, S)-й ЭЛЕМЕНТ Ь,,s МатРИЦЫ Bk (m, S =

О, k-1 определяется следующим образом;

bm,s = m {mod k), (3) Таким образом вычисление логической

„> роизводной по i-й переменной х с q-кратым циклическим отрицанием сводится к 25 ложению по модулю k значений многозначой функции алгебры логики 1(Х) на наборах к- л л

1...,хь..,хп, х1,...ixl," хп, х1,...,xl,...,xn с учетом оответствующей нормировки. Приведен- 30 ные наборы отличаются только значением

1 еременной хь значения остальных переенных совпадают. В

Логическая производная д f(X)/ A no

i и переменной х с q-кратным циклическим 35 трицанием однозначно задается своим ектором значений д ) /д х, вычисление коорого осуществляется с помощью матричного соотношения вида ф 40 д2/Bxl= Dk" () М. (modk), (4)

Ф лп! де Dk" () — матрица размерности k" х к", ормируется по правилу 45

k — 1 а

° ()= „ — 1 (<„q (Р- )),„(.5) — символ кронекеровского произведения;

", Ik 1 — единичные матрицы размерости k x k 1 и k" 1 х k" ; $к р - ) — матрица

-ичного сдвига вправо размерности k х k, Выражения (4) и (5) являются математиескими моделями функционирования заявяемого объекта.

Из приведенных математических модеей следует:

1. Возможность организации регулярного и однородного вычислительного процесса для формирования численных признаков изменения значений многозначных данных, 2, Возможность наилучшего отображения этого процесса в структуру вычислительных средств, функционирующих по принципам конвейеризации и параллелизма, что развивается и показывается в настоящем предполагаемом изобретении.

Следовательно, предлагаемое устройство обеспечивает оперативную обработку многозначных данных, что позволяет решать перечисленные выше прикладные задачи, для чего известные технические решения не пригодны или нетехнологичны в изготовлении.

Тем самым, обосновывается важность решаемой в данном предполагаемом изобретении задачи.

На фиг.1 показана структурная схема устройства; на фиг.2 — структурная схема

J-го блока управления, на фиг,З вЂ” временная диаграмма функционирования блока управления; на фиг.4 — структурная схема первого блока регистров.

Устройство для вычисления логических производных многозначных данных (фиг.1) содержит k блоков управления 11, k блоков памяти 21, и k операционных блоков 31 0 = 1, k), причем шестой выход J-го операционного блока 3 является !-м выходом устройства, входы со второго по четвертый которого являются соответственно входами 371, 381 и

361 первого операционного блока 31, а первый вход устройства является входом первого блока управления 11, причем первый вход s-го блока управления 1s (s = 2, k) подключен к первому выходу (s-1)-ro блока управления 18-1, а выходы со второго по четвертый J-го блока управления 1 соединены со входами 25, 241 и 231/-го блока памяти

2i, выходы 26i, 27(и 29i которого соединены соответственно со входами 31, 321 и 341 J-го операционного блока З, причем выходы 311 . и 35 J-го операционного блока 31 соединены соответственно со входами 28 и 301 J-го блока памяти 21, а входы 36s, 37s и 38s s-го операционного блока 38 подключены к выходам 39s -1,40s-1 и 41, 1 (s-1)-го операционного блока 38-1, Блок управления 1 предназначен для синхронизации работы компонентов устройства.

Блок памяти 2 предназначен для хранения исходных данных (элементов матрицы

Df )ui результатов промежуточных вычислений.

1837277

Операционный блок 31 предназначен для вычисленр k" элементов вектора значений д&дх! логической производной по

I-й переменной х! с q-кратным циклическим отрицанием.

Блок управления 11 имеет особенности схемотехни!вских решений и функционирования.

Блок управления 11 (фиг.2) содержит первый элемент ИЛИ 41, второй элемент

ИЛИ 51, третий элемент ИЛИ 61, генератор импульсов 71, первый счетчик 81, второй счетчик 91, первый дешифратор 10, второй дешифратор 111 и триггер 12, первый . -вход которого подключен к (k" )-му вы ходу второго дешифратора 111, причем входы с первого по s-й второго дешифратора 1 lj (s )!о9 (k" + k" +1 + 1)(, где )*( наименьшее целое больше или равное *) подключены к соответствующим выходам второго счетчика 91, a(k„-1+k " +1)-й выход второго дешифратора 11! соединен со вторым входом третьего элемента ИЛИ 61, выход которого соединен со вторыми входами (входами сброса) второго счетчика 91 и триггера 121, причем выход триггера 12! является четвертым выходом блока управления 11, вход которого (вход пуска) является первым выходом блока управления 11, первыми входами первого элемента ИЛИ 41, второго элемента ИЛИ 51 и третьего элемента ИЛИ 61, а также входом генератора импульсов 7! (входом пуска), выход которого является третьим выходом блока управления 1! и соединен с первыми входами (входами счета) второго счетчика 91 и первого счетчика 81, причем второй вход (вход установки в нуль) первого счетчика 8! подключен к выходу первого элемента ИЛИ 41, а выходы с первого по m-й (m >)iogz (k" I + 1)() первого счетчика 8! соединены с соответствующими входами первого дешифратора 101, (k" 1 + 1)-й выход которого соединен со вторым входом второго элемента ИЛИ 51, причем выход второго элемента ИЛИ 5! соединен со вторым входом первого элемента ИЛИ 4! и является вторым выходом блока управления 1!.

Первый элемент ИЛИ 41, второй элемент

ИЛИ 5! и третий элемент ИЛИ 6! предназначены для логической обработки сигналов, поступающих на их входы, путем выполнения операций дизьюнкции, Генератора импульсов 7! предназначен для формулирования сигналов (прямоугольных импульсов) с постоянным периодом следования, равным одному такту работы устройства. Пуск/останов генератора импульсов 7! осуществляется внешним сигна50

55 выходе генератора импульсов 7! формируется последовательность прямоугольных импульсов (фиг,3), которые поступают на первые входы (входы счета) первого счетчика 8I, второго счетчика 9! и третий выход блока управления 1!.

В момент времени tk ", когда на выходах первого счетчика 8! формируется двоичный эквивалент числа k" . на (k" + 1)-м выходе первого дешифратора 10! формирулом, подаваемым на вход пуска/останова генератора импульсов 71.

Первый счетчик ф с коэффициентом счета 2 -1 (m >)1ogy. (k" + 1)() и второй счетчик

5 g! с коэффициентом счета 2 -1 (s )!о92 (k" +

+ k + 1)t) предназначены для подсчета и-и-1 числа тактов работы блока управления.

Сброс счетчиков в начальное (нулевое) состояние осуществляется по переднему

10 фронту сигнала на вторых (управляющих) входах первого счетчика 8! и второго счетчика 9!.

Первый дешифратор 101 предназначен для формирования сигналов управления

15 блоком памяти 2 и сигнала установки в нуль первого счетчика 8J.

Второй дешифратор 111 предназначен для формирования сигналов управления триггером 121 и сигнала установки в нуль

20 второго счетчика 91, Триггер 12! — триггер D-типа — предназначен для формирования сигналов управления операционным блоком 31, Установка триггера 121 в начальное (нулевое) состоя25 ние осуществляется по переднему фронту сигнала на его втором входе. Установка триггера 12! в состояние, соответствующее высокому логическому уровню напряжения на выходе триггера 121, осуществляется по

30 переднему фронту сигнала на его первом входе.

Блок управления 1! в совокупности рассматриваемых компонентов работает следующим образом.

35 Временная диаграмма функционирования блока управления 1! показана на фиг.3.

Сигнал пуска со входа блока управления

1! передается на первые входы первого элемента ИЛИ 41, второго элемента ИЛИ 51 и

40 третьего элемента ИЛИ 61. В результате этого осуществляется установка триггера 121 в нулевое состояние, а также сброс первого счетчика 8! и второго счетчика 9! в состояние

00...0, Кроме того, сигнал пуска передается

45 со входа блока управления 1! на первый выход блока управления 11 и вход пуска/останова генератора импульсов 71, что обуславливает запуск генератора импульсов 7!.

Начиная с момента времени to на

1837271

1 в т

У н д в в д

В е н т

r в в ч сч а ки н м

tp и пр по ра ну оо тся высокий логический уровень напряже- Блок питания 21 имеет особенности схеия, который поступает на второй вход вто- матехнических Решений и функцианироваого элемента ИЛИ 51. В результате этого на ния.

ыходе второго элемента ИЛИ 51 формиру- Блок памяти 21 (фиг,1) содержит первый тся высокий логический уровень напряже- 5 регистр 131, второй регистр 14,, I;epBII1 узел ия, который передается на второй выход регистров 151 и второй узел регистров 16, 1 ° лака управления 11(фиг.3) и на второй вход второй (информационный) вход которого ервого элемента ИЛИ 41. С выхода первого является информационным входом 301 блолемента ИЛИ 41 высокий логический уро- ка памяти 21, причем вход управления 23 ень напряжения передается на второй блока памяти 21 является первыми входами

10 вл ения ход(вход установки в нуль) первого счетчи- (входами разрешения записи) второго узла а 81, в результате чего счетчик 81 переклю- регистров 161 и второго регистра 141, второй ается в состояние 00...0. (информационный) вход которого падклюОписанный цикл работы блока управле- чен к выходу узла Регистров 16j, а выход ия 11 повторяется через каждые k" + 1 15 второго регистра 14j является информациктов. анны л выходом 291 блока памяти 21, вхо и-1+1 д

В момент времени t< когда на управления 241 которого является первыми

ыходах второго счетчика 91 формируется входами (входами разрешен я записи) перв ич ый эквивалент числа k" 1+1 + 1, на ваго регистра 131 и узла регистра 151, причем и 1+ + 1)-M выходе второго дешифратора 20 второй (информационный) вход Узла Регист1 формируется высокий логический уро- ров 151 является информационным входом нь напряжения, по переднему фронту ко- 28/ блока памяти 2j, вход 23j которого рого происходит переключе ие триггера подключен к его выходУ 261 а выход Узла

1в состояние, соответствующее высокому РегистРа "51 соеДинен со втоР™ инфоРмаовню напряжения (логической единице) ционн™ входом первого Регистра 13j, вы25 в ходе триггера 12, B момент времени ход которого является информационным и — 1+1 „Н (n 1„1) и„„„т О О ВЫХадаМ 271 бЛОКа ПаМятИ 21. шифратора 111 формируется низкий уронь напряжения (логический нуль), однако выходе триггера 121 cîõðàíÿåòñÿ высокий числений, Запись анны>, и

p e HB pяxeiluя (tpигI-ер информа«иа. ны в. о и, ого Реги Ра 131 ащелкиваетсяи), осуществляется па переднему фронту сигнала на его входе управления, В МОМЕНтВРЕМЕНИт(Л1,п-1+kn-1+1)Н ВтарОй рЕГИСтр "4j ПРЕдНаЗНаЧЕН дЛя

3ходах второго счетчика 9 ьормиауется оичныи эквивалент числа k" + kn " + у. дины ык" 33, запись данных, поступающих результате этого íà (k + k + 1)-м на формационный вход второго регистра п-1 и-1+1 ходе второго дешифратора 111 формиру- 141 осуществляется по переднему франту ся высокий логический уровень напряже- 40 сигнала HB его управляющем входе, я, которое поступает на второй вход . Узел регистров 151 предназначен для етьего элемента ИЛИ 61 С выхода третье- хранен31я Результатов промежуточных выэлемента ИЛИ 61 высокий логический уро- 4 I«eний. Запись данных, поступа3ащих на нь напряжения передается на вторые инфар лак лонный вход первого блока оды (входы установки в нуль) второго счет- 45 peIHcTpoe 151,осуществляется по переднему ка 91 и триггера 12;. В связи с этим второй фро у сигнала íà el o входе управления,. тчик 91 переключается в состояние QO...Î, Узел регистров 161 предназначен для а выходе триггера 121формируется низ-хранения„исходных данных(элементов логический уровень напряжения (фиг.3). матрицы 6k" < )) Запись данных поступают т щих на информационный вход узла регистОписЬнный цикл работы блока управле- ров 16 ос ществляется

1) повторяется k" - 1 аз начиная с раз, начиная с франту сигнала на его управляющем входе. тлента времени tm3-1. В момент времени Узел регистров 151 имеет особенности

Р = + К ) на вход блока управления 11 схематехнически р технических решений и функцианироается сигнал останова, являющийся 55 вания, знаком конца рабаты блока управления, у 15 ) зел регистров 151(фиг,4) содержит k" которому осуществляется останов гене- элементов задержки 17; {з = 1 1п и kn ора импульсов 71, а также установка в регистра 18р (=1, п 1), Р .. о ой евое состояние первого счетчика 81. вто- ( о счетчика 91 и триггера 12 . информационный} вход IepI3010 регистра является вторым входом узла Регис3 ров 1 ч I

1837277

12 а выход k" -го регистра 18к" является выходом узла регистров 15(, первый вход которого (вход разрешения записи) является вхо „k" 1-го элемента задержки

17kn, причемоьход m-го элемента задержки 17() (m -2, k" ) соединен со входом (m-1)-го элемента задержки 17п)-1, и первым входом (входом разрешения записи) m-го регистра 18п, второй.(информационный) вход которого подключен к выходу (m-1)-го регистра 18д-1, причем первый вход (вход разрешения записи) первого регистра 101 подключен к выходу первого элемента задержки 171, Элемент задержки 17 (s - 1, k" ) предназна-ген для задержки сигнала, поступающего на его вход на время Ьt:, причем

n — i

g Ьт, <è

s =1 (где та — длителеггсста сигнала записи).

Регистр Г сл (р - т,k" ) предназнаиен длл времен((ого хранения информации, которая записывается с его второго входа по переднему ()ронту сигнала записи, поступающего на первый вход.

Узел регистров 15(в совокупности рассматриваемых компонентов работает следующим образом.

При поступлении на первый (управляющий) вход узла регистров 15(сигнала записи, по его переднему фронту, через время

Лt, происходит запись содержимого (k 1

- 1)-го ре,1 с,ра 10„п — 1, в1" - р гист

10kn, Через время 2ht> сигнал записи поступает на первый вход (k" - 1)-ro регистра 10к" " — 1. В результате этого происходит запись содержимого (k" - 2)-го регистра 10kn — g в (k" 1 - 1)-й регистр

18kn " — 1 . Таким образом, содержимое (m-1)-ro РегистРа 18(о-1 записываетсЯ в m-й регистр 18n) (m - 2, k),,причем в первый регистр 101 записываются исходные данные, поступающие на второй (информационный) вход регистра 15(.

Структурная организация компонент и правила функционирования узла регистров

16) аналогичны структурной органиэации компонент и.правилам функционирования узла регистров 15), эа исключением того, что в состав оторого блока регистров 16) входит

k элементов задержки и (< регистров.

Блок памяти 2 в совокупности рассматриваемых компонентов работает следующим образом.

Предварительно о узел регистров 16) записываьот я исходные данные (элементы

МатРИЦЫ 6kn, ПОСтУПаЮЩИЕ На ИНфОРМа,. ционный вход 30(блока памяти 2(, причем в р-й регистр (р =Т, к) узла 16(записывается (()-1)k", (р-1)kn 1)-1 ЭЛЕМЕНТ МатрИцЫ l3kn ))), Начинал с момента времени t<), на управляющие входы 25(и 25(блока памяти 2( поступа)от сигналы записи, которые передаются на первые (управляющие) входы первого регистра 13(, первого узла регистров

15(, второго регистра 14) и второго узла регистров 16(. Исходные данные, поступаю15 щие на информационные входы 20(и 30( блока памяти 2(, записываются соответственно в первые узел регистров 15(и второй узел регистров 16(, с выходов которых поступают соответственно на вторые (информационные) входы первого регистра 13(и второго регистра 14(, С выходов первого регистра 13) и второго регистра 14 данные постуг)ают соответственно на информационные выходы 27 и 29(блока памяти 2(, обеспечивая тем самым циркуляцию данных через блок памяти 2 .

Операционный блок 3 имеет особенности схемотехнических решений и функционирования, 3р Операционный блок 3((фиг.1) содержит первый коммутатор 191, второй коммутатор

20(, сумматор по модул)о k 21 и умножитель по модулю 1< 22, второй (информационный) вход которого является информационным входом 36 и информационным выходом 39) операцион ного блока 3, а первый (информационный) вход умножителя по модулю k 22( является информационным входом 34) операционного блока 3; и подкл)очен ко второ40 му (информдцио((ному) Входу Второго коммутатора 20, причем первые (управляющий) вход второго коммутатора 20(является управляющим входом 32) и управляющим выходом 401 операционного блока 3(, а тре45 тий (информационный) вход второго коммутатора 20(является информационным входом 38) и информационным выходом 41) операционного блока 3, вход управления

° 31(которого лоляется первым (управляа5р щий) входом первого коммутатора 19(, причем второй (информационный) выход первого коммутатора 19) является информационным выходом 42 операционного блока

3, информационный вход 32) которого явля55 ется вторым (информационным) входом первого коммутатора 19(, а первый (информационный) выход первого коммутатора 19( соединен с первым (информационным) входом сумматора по модулю k 211, причем отарой (инфоомационный) ехоП сумматора по

14

13

1837277 м дулю k 21 подключен к выходу умножителя по модулю k 221, а выход сумматора по м дулю k 211является информационным выхо ом 321 операционного блока 31, информац онный выход 351 которого является в ходом второго коммутатора 201.

Первый коммутатор 191 (демультиплекcqp) предназначен для передачи данных со второго входа на первый выход(при низком л гическом,уровне напряжения на первом у равляющем входе первого коммутатора

1 ). При высоком логическом уровне наи яжения на первом (управляющем) входе и рвого коммутатора 19 инфорл1ация перед ется со второго входа первого коммутатор 191 на его второй выход.

Второй коммутатор 20 (мультиплексор) и едназначен для передачи данных со втор ro входа на выход(при низком логическом у овне напряжения на первом (управляющ м) входе второго коммутатора 20 ). При в сокол1 логическом уровне напряжения и первом (управляющем) входе второго к ммутатора 20 информация передается и выход с третьего входа второго коммут тора 201.

Сумматор по модулю k 211 предназнач и для сложения по модулю k данных, пос упающих íà его первый и второй входы (и имер технической реализации сумматор по модулю k, йрйведен ).

Умножитель по модулю k 22 предназнач н для умножения по модулю k данных, и ступающих на его первый и второй входы, П имер технической реализации умножител по модулю k приведен .

Операционный блок 3 в совокупности р ссматриваемых компонентов работает с едующим образом.

Предварительно на управляющий вход

3 j операционного блока 31 подается высокий уровень напряжения (логическая единиц ), а на информационный вход 38) о ерационного блока 31 — (j-1)k", (р-1)k" )-е э ементы матрицы 3к" ) (p - 1, k), которые и ступают на третий вход второго коммутат ра 201. С выхода второго коммутатора 201 д нные поступают на информационный вых д 351 операционного блока 3, Таким образ м осушдствляется загрузка элементов м трицы бк" "в j-й блок памяти 21, В рабоч м режиме операционного блока 31 на у равляющий вход 37 подается низкий уров нь напряжения (логический нуль). !

Исходные данные, элементы вектора з ачений К многозначной функции алгебр логики f(X), поступагот с информационног входа 36 операционного блока 31 на его выхода 29 и на второй (информационный) вход умножителя по модулю k 22J.

Начиная с момента времени to на первый (управляющий) вход первого коммута5 тора 191 поступает низкий логический уровень напряжения. На выходе умножителя по модулю k 22 формируется результаты умножения элементов матрицы и " на

П . элементы вектора Х, которые поступают на второй вход сумматора по модулю k 21 . Поскольку на первый вход сумматора по людулю k 211 с первого (информационного) выхода первого коммутатора 191 поступают данные, значения которых равны нулю, то результаты умножения со второго входа сумматора по модулю k 211 переда,:отся на выход сумматора по модулю k 211 и на выход

33 .операционного блока 31.

20 С момента времени tk" на первый вход сумматора по модулю k 21 поступают отличные от нули данные. Результат сложения передаемся с выхода сумматора по модулю k 21 на выход 331 операционного блока 3,.

Начиная с момента ty" + на первый (управляющий) вход первого коммутатора

19> поступает высокий логический уровень напряжения. B связи с этим результаты вы30 числений (j-e k элементов вектора дХ/ Ж . ) передаются со второго входа первого коммутатора 19 на его второй выход и на выход

42 операционного блока 3 .

С момента времени tk" + " +1 описанный цикл работы операционного л1 блока 3 повторяется k -1 раз и заканчивается в момент времени t (р = к" + к" ).

Устройство для вычисления логических производных многозначных данных в сово куп ности рассматриваемых компонентов работает следующим образом.

Предварительно на второй (управляющий) вход устройства подается высокий логический уровень напряжения, а на третий вход-((j-1)k", (р-1)k" )-е элементы матрицы о )

/ 1 ко ) (j, р = 1,k), которые записываются во второй узел регистров 16 каждого блока памяти 21.

50 Пуск устройства осуществляется по заднему фронту сигнала на первом (управляющем) входе устройства. На третий вход устройства в рабочем режиме подается низкий логический уровень напряжения, исход55 ные данные, элементы вектора многозначной функции алгебры логики 1(Х), последовательно поступают на четвертый вход устройства, откуда передаются на входы 36> операционных блоков 31, На выходах

421 операционных блоков 3 формируются

1037277 (ф л элементы вектора д кд/ х, которые передаются на -е выходы устройства. Конец работы устройства определяется сигналом останова, поступающим на первый вход устройства и одновременно на входы блоков 5 управления 1 .

Таким образом, устройство позволяет вычислять вектор значений д У/8 %I логической производной по переменной хi с qкратным циклическим отрицанием 10 многозначной функции алгебры логики f(X).

Причем в)-м операционном блоке 231 осуществляется вычисление -1)М+з)-х элементов вектора а й/д а (3 = О, k-1), Таким образом, предлагаемое устройст- 15 во обладает следующими достоинствами по сравнению с прототипом:

1. Повышением качественных и количественных показателей решения нового класса задач эа счет возможности вычисле- 20 ний на высокопроизводительных параллельно-конвейерных структурах.

2. Повышением технологичности изготовления средств для решения нового класса задач и, как следствие, снижение 25 стоимости и затрат.

Формула изобретения

1. Устройство для вычисления логических производных многозначных данных, содержащее первый блок управления, пер- 30 вый блок памяти и первый операционный блок, содержащий два коммутатора и сумматор по модулю К, первый блок памяти содержит два регистра, причем вход пуска первого блока управления соединен с вхо- 35 дом пуска устройства и с первым выходом первого блока управления, второй и третий выходы которого соединены с входами разрешения записи первого и второго регистров соответственно, четвертый выход 40 первого блока управления соединен с управляющим входом первого коммутатора, первый выход которого соединен с первым входом сумматора по модулю К, первый информационный вход устройства соединен с 45 первым .информационным входом второго коммутатора, второй информационный вход которого соединен с выходом второго регистра, отл и ч а ю ще е с я тем, что, с целью. расширения класса решаемых задач 50 путем выполнения операций разложения логических функций в ряд Тейлора, в устройство введены k-1 однотипных блоков памяти, k-1 однотипных блоков управления и k-1, одйотипных операционных блоков, причем 55

1-й блок памяти (где J = 1„„,k) дополнительно содержит первый и второй узлы регистров, J-й операционный блок дополнительно содержит умножитель по модулю К, выход Ко торого соединен с вторым входом сумматора по модулю К j-to операционного блока, выход которого соединен с информацион-, ным входом первого узла регистров J-го блока памяти, вход разрешения записи которого подключен к третьему выходу J-го блока управления, выход первого узла регистров соединен с информационным входом первого регистра J-го блока памяти, выход первого регистра J-го блока памяти соединен с информационным входом первого коммутатора J-го операционного блока, второй выход которого соединен с J-м выходом результата устройства, выход второго узла регистров J-ro блока памяти соединен с информационным входом второго регистра Jro блока памяти, причем вход разрешения записи второго узла регистров подключен к второму выходу J-ro блока управления, а информационный вход второго узла регистров подключен к выходу второго коммутатора

J-ro операционного блока, выход второго регистра j-го блока памяти соединен с первым информационным входом умножителя по модулю К j-ro операционного блока, второй информационный вход которого соединен с вторым информационным входом устройства, управляющий вход которого соединен с управляющими входами вторых коммутаторов всех операционных блоков, первый выход первого блока управления соединен с входами пуска блоков управления с второго по k-й.

2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что j-й блок управления содержит генератор импульсов, три элемента ИЛИ, два счетчика, два дешифратора и триггер, причем вход пуска блока соединен с входом запуска генератора, с первыми входами первого, второго и третьего элементов ИЛИ и с первым выходом блока, второй выход которого соединен с выходом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, выход которого соединен с входом установки в "0" первого счетчика, выходы которого соединены с входами первого дешифратора, выход которого соединен с вторым входом второго элемента

ИЛИ, выход генератора импульсов соединен со счетными входами первого и второго счетчиков и четвертым выходом блока, третий выход которого соединен с выходом триггера, информационный вход которого соединен с первым выходом второго дешифратора, второй выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого. соединен с входами установки в "0" триггера и второго счетчика, выходы которого соединены с входами второго дешифратора.

183727

1837277

1837277 игнал аста юона

Сигнал

Составитель В.Антоненко

Техред М.Моргентал Корректор А.Козориз

Редактор Н.Коляда

Производственно-издательский комбинат ".Патент". г, Ужгород, ул.Гагарина, 101 аказ 2865 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5