Устройство для формирования исполнительных адресов
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
/б = (19) ! ЛМ (1 (2 (2 (4 (7
В (7
Г СУДАРСТВЕННОЕ ПАТЕНТНОЕ
В ДОМСТВО СССР (Г СПАТЕНТ СССР) К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
) 4636227/24
) 12.01.89
) 30.08.93. Бюл. М 32
1) Научно-исследовательский институт
Ф
) А.П.Иванов С.И.Сазонов, С.А.Крегер, Г.Анпилов и Ф.Б.Кочан
) Авторское свидетельство СССР
1298745, кл. 6 06 F9/34,, 1985.
Авторское свидетельство СССР
1223229, кл. G 06 F 9/46, 1984.
) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ
ПОЛНИТЕЛЬНЫХ АДРЕСОВ (si)s G 06 F 9/34, 12/00 (57) УсТроАсТВо относится K вычислительной технике и предназначено для использования в электронных цифровых вычислительных машинах, работающих с относительной адресацией, Цель изобретения — расширение области применения за счет обеспечения дополнительных типов индексации. Устройство содержит регистр 1 команд, первый блок 2 элементов И, первый сумматор 3, второй блок
4 элементов И, второй сумматор 5, третий блок 6 элементов И, регистр 7 базового адреса, четвертый блок 8 элементов И, индексный регистр 9, блок 10дешифр, ции, шифратор 11, два коммутатора 12 и 13. 1 ил.
1837285
Изобретение относится к вычисли- югцим разрядам второй группы информацительной технике и предназначено для ис- онных входов второго коммутатора 13 устпользования в электронных цифровых ройства. вычислительных машинах и управляющих Первые четыре ИМС вЂ” 155TM5 (шестмашинах, работающих с относительной 5 надцать разрядов РК (О) ... PK (F)) относятся адресацией, к относительному адресу, следующая ИМС—
Цель изобретения — расширение обла- 155ТМ7 (четыре разряда РК (10) ... РК (13)) сти применения эа счет обеспечения допол- относится к информации для прямого и обнительных типов индексации, ратного кода КОР, последняя ИМС вЂ” 155ТМ5
На чертеже представлена блок-схема 10 (четыре разряда РК (14) ... РК(17)) относится предлагаемого устройства для формирова- к информации для УН Г. ния исполнительных адресов. Первый блок 2 элементов И предназнаУстройство для формирования чен для подключения информации шестнадисполнительных адресов содержит регистр цатиразрядного относительного адреса из
1 команд, первый блок 2 элементов И, пер- 15 первой группы выходов регистра 1 команд вый сумматор 3, второй блок 4 элементов И, (РК (Fj ... РК (0)) к соответствующим разрявторой сумматор 5, третий блок 6 элементов дам первого группового входа первого сумИ, регистр 7 базового адреса, четвертый матара 3, блок 8 элементов И, индексный регистр 9, Первый сумматор 3 предназначен для блок дешифрации 10, шифратор 11, два ком- 20 арифметического сложения шестнадцатимутатора 12 и 13, разрядного относительного адреса иэ реУстройство имеет вход 14 команды, гистра 1 команд и сформированного вход 15 базового адреса, вход 16 номера номера элемента операнда или индекса, элемента операнда или индекса, тактовые расположенного в шестнадцатиразрядвходы 17 — 21, вход 22 типа индексации, вы- 25 ном индексном регистре 9 и предварительход 23 исполнительного адреса. но сдвинутого от одного до четырех
Регистр 1 команд предназйачен для разрядов циклически вправо на первом комхоанения шестнадцатиразрядного исходно- мутаторе 12 для значений КОР, равного 1, 2, го относительного адреса, четырехразряд- . 4,8или16(0) при относительной адресации ного двоичного кода, указывающего 30 со сдвинутой индексацией или предвариколичество обрабатываемых разрядов (КОР) тельно сдвинутого от одного до пятнадцати элемента операнда массива данных, при от- разрядов циклически вправо на первом комносительной адресации со сдвинутой ин- мутаторе12длязначенийуказателя нижней дексацией, или индексного регистра с границы (УНГ) маски от 0 до F при относиотносительным адресом при относительной 35 тельной адресации с выделенной индексаадресации с выделенной индексацией, а цией. также четырехразрядного двоичного кода Сумматоры реализованы на четырех указателя нижней границы (УНГ) маски, оп- ИМС 155ИМЗ с соответствующими номераределяющего номер младшего разряда, с ми выводов разрядов (справочник "Интегкоторого начинается отсчет КОР для индек- 40 ральные микросхемы" под редакцией сного регистра, при относительной адреса- Б.В,Тарабрина. М., Радио и связь, i984, ции с выделенной индексацией. с.528, с.64), Регистр 1 команд выполнен на базе ше- Второй блок 4 элементов И предназнасти четырехразрядных регистров с парал- чендля формирования идальнейшейтранслельными входами записи информации 45 ляции замаскированной информации после интегральных микросхем (ИМС) 155ТМ7 арифметического сложения относительного (справочник "Интегральные микросхемы" адреса и сдвинутого содержимого индекспод редакций Б,В.Тарабрина, M„Ðàäèî и ного регистра 9. связь, 1984, 528 с, с.64). Информационные Второй сумматор 5 предназначен для входы регистра 1 команд РК (7).„РК (О) под- 50 арифметического сложения информации, ключены к входу 14 команды устройства поступающей с выходов двухвходовых эле(фиг.1). Первая группа выходов регистра 1 ментов 2И второго блока 4 элемснтов И, и команд подключена к первой группе сооТ- шестнадцатиразрядного базового адреса из ветствующих информационных входов пер- регистра 7 базового адреса через третий вого блока 2 элементов И, вторая группа 55 блок 6 элементов И, при этом осуществляетвыходов подключена к группе информаци- ся формирование исполнительного адреса онных входов шифратора 11, третья группа на выходе 23 устройства, выходов подключена к группе информаци- Третий блок 6 элементов И предназнаонных входов дешифратора 10, четвертая чен для подключения шестнадцатиразрядrpynn3 выходов подключена к соответству- ного базового адреса из регистра 7 базового
1837285 адреса к соответствующим вторым групповым входам второго слагаемого второго сумматора 5.
Регистр 7 базового адреса предназначен для хранения базового адреса массива данных при относительной адресации с обоими типами индексации, Регистр 7 базового адреса выполнен на ИМС 155ТМ5 (справочник "Интегральные микросхемы" под редакцией Б.В.Тарабрина, М., Радио и связь, 1984, с.528, с.64). Шестнадцатиразрядный регистр 7 базового адреса состоит из четырех ИМС 155ТМ5. Информационные входы регистра 7 базового адреса РБА (F) ...
РБА (О) подключены к входу 15 базового адреса устройства. Выходы регистра 7 базового адреса подключены к .состветствующим первым входам 47.1...47.16 (РБА (F) ...
РБА (О)) двухвходовых элементов 2И третьего блока 6 элементов И.
Четвертый блок 8 элементов И предназначен для подключения шестнадцатиразрядного сформированного индекса из индексного регистра 9 к первым групповым входам первого коммутатора 12.
Индексный регистр 9 предназначен для хранения номера операнда массива данных при значениях KOP. равного 1, 2, 4, 8 или 16 (О), которые относятся к.операнду при относительной адресации со сдвинутой индекса цией, или индекса адреса операнда массива данных для всех значений KOP от О до 15 и
УНГ от О до F "Интегральные микросхемы" под ред, Б.B.Tàðàáðèíà. М., Радио и связь, 1984, с,528, с.64), Информационные входы индексного регистра 9 (ИР (F) ... ИР (Oj) подключены к входу 16 номера элемента операнда или индекса устройства. Блок 10 дешифрации предназначен для выделения и управления дальнейшей трансляцией результата арифметического сложения относительного адреса из регистра 1 команд и сдвинутой информации индексного регистра 9 в зависимости от типа индексации при помощи управления работой двухвходовых элементов 2 И второго блока 4 элементов И, Шифратор 11 предназначен для фоомирования двоичного кода величины циклического сдвига информации из индексного регистра 9. Исходной информацией является содержимое разрядов РК 13„. КР 10 ре10 ВСД- log 2 16. дексацией, либо от регистра 1 команд, 55 разряды РК (17) ... РК (14), где хранится 50 гистра 1 команд, где хранится прямой двоичный код КОР. Информация поступает иэ второй группы выходов регистра 1 команд. Для значений КОР, равных 1, 2, 4, 8 или 16 (О), от относительной адресации со сдвинутой индексацией шифратор осуществляет формирование величины сдвига (ВСД) согласно формуле где KOP — количество обрабатываемых разрядов элемента операнда, КОР может принимать значения 1, 2, 4, 8 или 16 (О), а при этом ВСД вЂ” соответственно 4, 3, 2, 1, .О. Первый коммутатор 12 является элементом сдвига, предназначенным для циклического сдвига вправо до шестнадцати разрядов при различных типах индексации. При относительной адресации со сдвинутой индексацией необходим сдвиг до четырех разрядов в зависимости от значений KQP, равным 1, 2, 4, 8 или 16 (О). При относительной адресации с выделенной индексацией, которая определяется наличием сигнала на входе 22 типа индексации устройства, возможен сдвиг до пятнадцати разрядов в зависимости от значения УНГ для содержимого индексного регистра 9, величина которого определяется по следующей формуле . ВСД = УНГ . (1.2) Таким образом, для индексного регистра с разрядностью, равной 16, необходим циклический сдвиг до пятнадцати разрядов (при сдвиге на шестнадцать разрядов информация возвращается в исходное состояние). Так как стандартный ИМС, осуществляющих комбинационно данный циклический сдвиг в сторону младших разрядов, не существует, первый коммутатор 12 выполнен на базе двухразрядных коммута оров — мультиплексоров (ИМС 155КП2, справочник "Интегральные микросхемы" под ред, Б.В Тарабрина,М., Радио и связь, 1 984, с.528, с.69). Второй коммутатор 13 предназначен для коммутации двоичного кода величины сдвига (ВСД) либо от шифратора 11 при относительной адресации со сдвинугой индвоичный код УНГ, при относительной адресации с выделенной индексацией. Второй коммутатор 13 реализован на базе четырехразрядного коммутатора (ИМС К531КП11, справочник Популярные цифровые микро1837285 ВСД = УНГ (1.2) 25 35 ВГ = 16 — ВСД (1.3), Ф 50 схемы" под ред, ВЛ.Шило, M., Металлургия, 1988, с,352, с.147). Второй коммутатор 13 имеет две группы информационных входов, два управляющих входа, четырехразрядный выход величины сдвига (ВСД (3) ... ВСД (О). Первый управляющий вход (5) второго коммутатора 13 подключен к входу 22 типа индексации устройства, который управляет подключением информации с группы вхо.дов В коммутатора на выход данного коммутатора. для относительной адресации с выделенной индексацией. В исходном состоянии, при отсутствии сигнала на входе 22 типа индексации, информация с группы входов А коммутагора постоянно подключена на выход данного коммутатора для относительной адресации со сдвинутой индексацией, и подключается к управляющим входам первого коммутатора 12 при наличии сигнала на тактовом входе 20 устройства в шифраторе 11. Таким образом, для относительной адресации со сдвинутой индексацией необходимо присутствие сигнала на тактовом входе 20 устройства, а для относительной адресации с выделенной индексацией необходимо присутствие сигнала на входе 22 типа индексации устройства. Предлагаемое устройство работает следующим образам, В разрядах (F) ... (0) регистра 1 команд хранится относительный адрес переменной длины до шестнадцати разрядов для формирования исполнительного адреса при относительной адресации со сдвинутой или выделенной индексацией. Для определения разрядности обрабатываемой информации элемента операнда, адрес которого формируется на выходе устройства, или разрядности индексного регистра с относительным адресом, которые участвуют в формировании адреса операнда на выходе устройства в зависимости от типа индексации, используются разря,цы с (10) по (13) регистра 1 команд, в которых записан прямой и обратный двоичный код количества обрабатываемых разрядов (КОР), В случае, когда отсутствует сигнал на входе 22 типа индексации устройства и присутствует сигнал на четвертом тактовом входе 20 устройства, а KOP принимает значения 1, 2,4, 8 или 16(0), осуществляется сдвиг информации в сторону младших разрядов на первом коммутаторе 12 согласно двоичного кода величины сдвига, сформированного согласно формуле (1.1): ВСД = log2 16 (1.1) для относительной адресации со сдвинутой индексацией, В случае, когда присутствует 20 сигнал на входе 22 типа индексации, осуществляется сдвиг информации в сторону младших разрядов на первом коммутаторе 12 согласно двоичного кода величины сдвига, сформированного по формуле (1.2): для относительной адресации с выделенной индексацией, а ВСД для сдвинутой индексации при этом отключается. Сдвиг информации из индексного регистра 9 в сторону младших разрядов при относительной адресации с выделенной индексацией необходим для того, чтобы при арифметическом сложении выделенного индекса с относительным адресом устройства сумма формировалась, начиная с самого младшего разряда. Далее происходит арифметическое сложение информации, поступающей с выходов первого коммутатора 12 на вторые групповые входы второго слагаемого первого сумматора 3, с относительным адресом, поступившем на первые групповые входы первого слагаемого этих сумматоров. При этом для относительной адресации со сдвинутой индексацией по информации инверсных разрядов РК (10) ... РК (13), поступающей из третьей группы выходов регистра 1 команд, где хранится обратный voq, количества обрабатываемых разрядов, на информационные входы блока 10 дешифрации под воздействием тактового сигнала, поступающего на пятый тактовый вход 21 устройства и вход блока 10 дешифрации, происходит формирование маски, верхняя граница (ВГ) которой определяется по следующей формуле: где ВСД =- log . для относительной 16 адресации со сдвинутой индексацией, при этом Bl определяет номер старшего разряда, а нижняя граница маски ограничена младшим разрядом. Сформированная маска поступает с выхода блока 10 дешифрации на соответстцющие входы второго блока 4 элементов И для управления дальнейшей трансляцией информации с целью окончательного формирования результата сложения, поступающего с выходов первого сумматора 3 на входы блока 4 элементов И. Маска накладывается так, что на .выходах второго блока 4 элементов И появляется результат арифметического сложения относительного адреса и сдвинутой части информации из индексно10 1837285 ВГ = КОР Составитель А.Иванов Техред М,Моргентал Корректор И,Шулла оляда Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 гс регистра 9 с учетом верхней границы маски. ! Для относительной адресации с выдел иной индаксациаи ло информации инаарс ых разрядов PK (10) ... PK (13), и ступающей с третьей группы выходов рег стра 1 команд, где хранится обратный код К Р, на пятый-восьмой входы второй групп входов (В} блока 10 дешифрации под д йствием,управляющего сигнала, поступ ющего на вход 22 типа индексации устр йства, вход блока 10 дешифрации, и оисходит формирование маски, верхняя г аница (номер старшего разряда) которой о ределяется по следующей формуле: и и этом нижняя граница маски ограничена с мым младшим разрядом после сдвига на в личину ВСД = УНГ. При этом под воздействием управляюего сигнала, поступающего на вход 22 тип индексации устройства и вход блока 10 д шифрации, происходит отключение инф рмации, которая используется при относ тельной адресации со сдвинутой и дексацией. Сформированный на выходах и рвого сумматора 3 адрес через второй б ок 4 элементов И поступает на первые г упповые входы первого слагаемого второг сумматора 5 для арифметического сложен я с базовым адресом массива данных из р гистра 13 базового адреса, информация к торого при наличии тактового сигнала, пас упающего на второй тактовый вход 18 уст ойства и входы третьего блока 6 э ементов И, появляется на выходах этих э ементов для подключения к вторым групп вым входам второго слагаемого второго с мматора 5. На выходе второго сумматора 5 формируется исполнительный адрес устройства. Формула изобретения Устройство для формирования исполнит льных адресов, содержащее регистр ком нд, блок дешифрации, четыре блока э ементов И, два сумматора, шифратор, ре1 50 гистр базового адреса, индексный регистр и первый коммутатор, причем информационный вход регистра команд является входом команды устройства, первый выход регистра команды устройства, первый выход регистра команд соединен с информационным входом блока дешифрации, второй выход регистра команд соединен с первым входом первого блока элементов И, выход которого соединен с первым входом первого сумматора, выход которого соединен с первым входом второго блока элементов И, выход которого соединен с первым входом второго сумматора, второй вход которого соединен с выходом третьего блока элементов И, первый вход которого соединен с выходом регистра базового адреса, информационный вход которого является входом базового адреса устройства, выход которого подключен к выходу второго сумматора, третий выход регистра команд соединен с информационным входом шифратора, вход индекса устройства соединен с информационным входом индексного регистра, выход которого соединен с первым входом четвертого блока элементов И, выход которого соединен с информационным входом первого коммутатора, выход которого соединен с вторым входом сумматора, с первого по пятый тактовые входы устро 1ства подключены соответственно к вторым входам первого, третьего и четвертого блоков элементов И, к управляющему входу шифратора и к первому управляющему входу блока дешифрации, выход которого соединен с вторым входом второго блока элементов И, о т л ич а ю щ е е с я тем, что, с целью расширения области применения за счет обеспечения дополнительных типов индексации, оно дополнительно содержит второй коммутатор, выход которого соединен с управляющим входом первого коммутатора, первый и второй информационные входы второго коммутатора подключены соответственно к выходу шифратора и четво.ртому выходу регистра команд, управляющий вход второго коммутатора соединен с вторым управляющим входом блока дешифрации и является входом задания типа индексации устройства.
