Устройство для декодирования сверточного кода

 

Изобретение относится к вычислительной технике и может быть использовано в системах передачи данных Цель изобретения - повышение достоверности декодирования и быстродействия устройства Устройство для декодирования сверточного кода содержит вычислитель метрик ветвей, n-входовой компаратор, элемент задержки, счетчик, дешифратор, триггер, первый, второй и третий зпементы И, блок сравнения, блок памяти, блок вентилей , п каналов обработки, каждый из которых включает первый и второй сумматоры, компаратор, регистр веса узла, мультиплексор, регистр памяти пути, информационный вход, тактовый вход вход начальной установки, тактовый выход информационный выход выход Достоверно. За счет введения элемента задержки, счетчика, дешифратора, триггера блока сравнения, блока памяти, первого, второго и третьего элементов И, блока вентилей и их взашосвязей обеспечивается высокая достоверность выдаваемой информации за счет стробирования выхода устройства на время декод (рования, контроля процесса декодирования и выдачи потребителю сигнала о достоверности выдаваемой декодированной информации и сокращается интервал декодирования. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ IIATKHTHOK

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4916575/24 (22) 09.01.91 (46) 30.1293 Беа М 48-47 (71) Научно-исследовательский институт точных приборов (72) Гришин Б.В„Кондрахин С.B„ De A.l; Тябин

В.И. (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ

СВЕРТОЧНОГО КОДА (57) Изобретение относится к вычислительной технике и может быть использовано в системах передачи данных. Цель изобретения — повышение достоверности декодирования и быстродействия устройства Устройство для декодирования сверточ- ного кода содержит вычислитель метрик Ветвей, и-входовой компаратор, элемент задержки, счетчик, дешифратор, триггер, первый, второй и третий we(в) SU (и) 1839281 Al (51) менты И, блок сравнения, блок памяти, блок вентилей, л каналов обработки, каждый из которых включает первый и второй сумматоры, компаратор, регистр веса узла, мультиплексор, регистр памяти пути, информационный вход, тактовый вход вход начальной установки, тактовый выход, информационный вихор, выход "Достоверно". За счет введения элемента задержки, счетчика, дешифратора, триггера. блока сравнения, блока памяти, лервого, второго и третьего элементов И, блока вентилей и их взаимосвязей обеспечивается высокая достоверность выдаваемой информации за счет стробирования выхода устройства на время декод;рованил„ контроля процесса декодирования и выдачи потребителю сигнала о достоверности выдаваемой декодированной информации и сокращается интервал декодирования. 5 ил.

1839281 вый, второй и третий элементы И, блок вентилей, информационные входы которого соединены с первыми входами блока сравнения и с выходом Il-еходоеого компаратора, при этом вход устройства "Начальная установка" соединен с R входами регистров веса узла и памяти пути в каналах обработки, с R-входами триггера и счетчика, выходы которого соединены с входами дешифратора, управляющий вход блока вентилей соединен с первым выходом дешифратора, второй выход которого соединен с S-входом триггера, тактовый выход устройства соединен с выходом первого

15 элемента И, первый вход которого соединен с первыми входами второго и третьего элементов И и с выходом триггера, второй вход первого элемента И соединен с тактовым входом устройства, тактовым входом счет20 чика и входом элемента задержки, выход которого соединен с тактовыми входами регистров веса узла и памяти пути в каналах обработки, выход блока памяти соединен с вторыми входами блока сравнения, выход которого соединен с вторым входом третьего элемента И, выход третьего элемента И соединен с выходом "Достоверно" устройства, информационный выход устройства соединен с выходом второго элемента И, 3О второй вход которого соединен с Ь-м разрядом (Ь =-(4-6)К) регистра памяти пути одного иэ каналов обработки, выход блока вентилей соединен с третьими входами первого и второго сумматоров в каждом канале обра35

Изобретение относится к вычислительной технике и может быть использовано е системах перед и данных.

Известно устройство для декодирования сверточного кода, содержащее корреляторы, и-входоеой компаратор, два регистра, элемент ИЛИ, блок синхронизации и п,каналов обработки. Каждый из которых включает в себя первый и второй сумматоры, регистр памяти, компаратор, реверсивный сдвиговый регистр, первый и второй элементы И, элемент ИЛИ, элемент НЕ и триггер с их взаимосвязью. Известное устройство имеет низкие быстродействие и достоверность выдаваемой информации.

Наиболее близким к изобретению является устройство для декодирования сверточного кода, содержащее корреляторы, и-входовой компаратор, элемент ИЛИ, два сдвиговых регистра и и каналов обработки, в каждый из которых входят регистр памяти, два сдвиговых регистра, два сумматора, компаратор, реверсивный регистр, деа триггера, два элемента НЕ, четыре элемента

И, два элемента ИЛИ, пять коммутаторов с их взаимосвязью. Известное устройство имеет низкое быстродействие из-за больworo интервала декодирования информации и низкую достоверность выдаваемой декодированной информации.

Цель изобретения — повышение достоверности выдаваемой информации и повышение быстродействия устройства путем сокращения интервала декодирования.

Цель достигается тем, что в устройство для декодирования сеерточного кода содержащее и каналов обработки (и =- 2, К— величина кодового ограничения), вычислитель метрик ветвей, вход которого соединен с информационным входом устройства; и- 4 входовой компаратор. входы которого соединены с выходами регистров веса узла каналов обработки, причем каждый канал обработки включает е себя первый и второй сумматоры, регистр веса узла, регистр па- 4 мяти пути, компаратор, информационный выход которого подключен к информационному входу регистра веса узла, первый и второй входы компаратора подключены соответственно к выходам первого и второго сумматоров. первые входы которых соединены с выходами регистров веса узла каналов обработки в соответствии с решетчатой диаграммой сверточного кода, выходы вычислителя метрик ветвей подключены к вто- 5 рым входам сумматоров в каналах обработки е соответствии с порождающими полиномами сеерточного кода, введены элемент задержки, счетчик, дешифратор, триггер. блок сравнения. блок памяти. перботки, в каждый канал обработки введен мультиплексор, первые и вторые входы которого соединены с выходами первых (В-1) разрядов регистров памяти пути каналов обработки в соответствии с решетчатой диаграммой сверточного кода, управляющий выход компаратора соединен с управляющим входом мультиплексора, выход которого соединен с информационными (от первого до В-го) входами регистра памяти пути, нулевой информационный вход регистров памяти пути каналов обработки соединен с нулевым или единичным сигналом в соответствии с решетчатой диаграммой сверточного кода, На фиг. 1 и 2 показана функциональная схема устройства для декодирования сеерточного кода при кодовом ограничении К =

=3; на фиг. 3 — схема кодера, формирующего используемый е рассматриваемом устройстее сверточный код, пример: на фиг. 4— решетчатая диаграмма сверто iнnгn кода; на фиг. 5 — временные ди;игр г. ли ип ллов устройства.

Устройства содр.:.: ме1 пик ее, те 1, и F:

1839281

25 элемент 3 задержки, счетчик 4, дешифратор

5, триггер 6, элементы И 7. 8, 9, блок 10 сравнения, блок 11 памяти, блок 12 вентилей, каналы 13 обработки, входы 14. 15, 16, выходы 17, 18, 19, сумматоры 20, 21, компараторы 22, регистры 23, мультиплексоры 24, регистры 25.

Вход вычислителя 1 метрик ветвей соединен с информационным входом 14 устройствэ, входы и-входового компаратора 2 соединены с выходами регистров 23 веса узла каналов 13 обработки. Информационный выход компаратора 22 подключен к информационному входу регистра 23 веса узла, первый и второй входы компаратора

22 подключены соответственно к выходам первого 20 и второго 21 сумматоров, первые входы которых соединены с выходами регистров 23 веса узла каналов 13 обработки в соответствии с решетчатой диаграммой сверточного кода. Выходы вычислителя 1 метрик ветвей подключены к вторым входам первого 20 и второго 21 сумматоров в каналах обработки в соответствии с порождающими полиномами сверточного кода. .Информационные входы блока 12 вентилей соединены с первыми входами блока 10 сравнения и с выходом и-входоваго компараторэ 2. Вход 16 "Начальная установка" устройства соединен с R-входами регистров

23 веса узла и 25 памяти пути в каналах 13 обработки, с R-входами триггера 6 и счетчика 4, выходы которого соединены с входами дешифратора 5, Управляющий вход блока

12 вентилей соединен с первым выходом дешифратора 5, второй выход которого соединен с S-входам триггера 6. Тактовый выход 17 устройства соединен с выходом первого элемента И 7, первый вход которого соединен с первыми входами второго 8 и третьего 9 элементов И и с выходом триггера 6, Второй вход первого элемента И соединен с тактовым входом 15 устройства, тактовым входом счетчика 4 и входам элемента 3 задержки, выход которого соединен с тактовыми входами регистров 23 веса узла и 25 памяти пути в каналах 13 обработки.

Выход блока 11 памяти соединен с вторыми входами блока 10 сравнения, выход которого соединен с вторым входам третьего элемента И 9. Выход третьего элемента И соединен с выходом 19 "Достоверно" устройства. Информационный выход 18 устройства соединен с выходом второго элемента И 8, второй вход которого соединен с b-разрядам (R = 4-6 К} регистра 25 памяти пути одного из каналов обработки.

Выход блока 12 вентилей соединен с третьими входами первою 20 и второго 21 сумматоров в каждом кэнале 13 обработки. В каждом канале обработки первые и вторые входы мультиплексора 24 соединены с выходами первых ( — 1) разрядов рег-истров 25 памяти пути каналов обработки: соответствии с решетчатой диаграммой свертачного кода, управляющий выход кампараторэ 22 соединен с управляющим входом мультиплексора 24, выход которого соединен с информационными (от первого да В-ro) входами регистра 25 памяти пути, Нулевой информационный вход регистров 25 памяти пути каналов обработки соединен с нулевым или единичным сигналом в соответствии с решетчатой диаграммой свертачного кода.

Сверточный кад, поступающий через приемник на вход . стройства для декодирования, формируется кодером на передающей стороне канала связи. Закон формирования кодовых символов задается образующими многочленами кода, по которым строится схема кодера. Схема кодера простейшего сверточного кода с длиной кодового ограничения К = 3 и образующими многочленами О1 = I + Х + Х и Q2 = 1 + X приведена на фиг. 3 Каждый многачлен определяет схему подключения с, мь .э-,оров 26 по модулю два K определен (blM раэ, ядам регистра 27 сдвига.

Процесс формирования кодовой после" довательности сдвигавым регистром отражается решетчатой диаграммой сверточного кода, приведенной на фиг. 4, которая используется при декодировании;

На этой диаграмме каждому узлу (А — состояние 00,  — состояние 01, С вЂ” состояние 10, D — состояние 11) соответствует определенное состояние (К вЂ” 1) левых разрядов сдвиговаго регистра 27, каждому переходу из состояния B состояние (каждому информационному символу 1 и О) соответствует определенная комбинация из двух кодовых символов на выходе кодера — ребро (ветвь) решетки: 00, 01, 10, 11. При движении по решетчатой диаграмме свертачнага кода слева направо в устройстве для декодирования сверточного кода вычисляется расстояние между поступающими на вход информационными символами и всеми возможными группами символов, образующих один постоянно повторяющийся шэ решетки. На каждом шаге кодовые расстояния очередных символов складываются с накопленными до этого шага кодовыми расстояниями (метрикой или весом узла), после чего в каждом узле решетки производится сравнение кодового расстояния путей, в адящих в данный узел, и выбор пути с наимгч ьшим кодовым расстоянием (наименьшей tã рикой или наименьшим весом узла). Ri (пэн1839281 ная метрика запоминается как метрика данного узла и используется на следующем шаге декодирования. Таким образом, на каждом шаге половина конкурирующих путей отбрасывается и при следовании по решетке на достаточную глубину В {4-6)К

"выживает" один максимально правдоподобный путь с минимальной метрикой. Прослеживание выживших путей на глубину В-(4-6)К считается достаточным.

Устройство для декодирования сверточного кода работает следующим образом.

На вход 16 поступает сигнал "Начальная установка" (фиг. 5, Т1), по которому устройство устанавливается в исходное состояние, в частности в регистры веса узлов 23 И памяти путей 25 всех каналов 13 обработки записывается нулевая информация, счетчик 4 и триггер б устанавливаются в исходное состояние. при этом запрещается через первый 7, второй 8 и третий 9 элементы И выдача всех выходных сигналов с устройства. По окончании сигнала "Начальная установка" устройство готово к приему информационного сообщения.

Последовательность символов с информационного входа 14 синхронно с тактами на входе 15(фиг. 5, Т2) поступает на входы вычислителя 1 метрик ветвей {фиг. 5, Т5, Тб), где для каждой пары символов вычисляются метрики ветвей Л ОО. Л 10, Л 01, Л 11, Вычисленные метрики ветвей в двоичном коде подаются в и каналов 13 обработки (13,1 — канал А, 13,2 — канал В, 13.3 — канал

С, 13.4 — канал 0) на сумматоры 20, 21. В каждом канале обработки в соответствии с решетчатой диаграммой сверточного кода, изображенной на фиг. 4, переходу иэ состояния 00 в состояние 00 соответствует пара входных символов С1 = О, С(1+1) = О, переходу из состояния ОО в состояние 10 соответствует пара входнь.х символов C1 = 1, С(1+1) - 1 и т,д.

Значения С1 и С(1+1),соответствующие пере. ходам в решетчатой диаграмме сверточного кода, равны С1 =(А1+ А(1+ 1)+ А(1 +2), С(1+

+1) А1 + А(1+ 2) (см, фиг. 3 и 4).

Так как каждый канал 13 обработки соответствует одному из состояний кодера, то на входы сумматоров 20, 21 каждого кандела обработки поступают значения метрик ветвей Л 00, Л 10, Л 01, Л 11 с вычислителя 1 метрик ветвей, в котором хранятся в качестве эталонных соответствующие значения С1 и С(1+ 1), Из блока 1,1 вычислителя 1 метрик ветвей с эталоном 00(в котором С1- О, С(1+ 1) -О) значения метрики Л ОО поступают в соответствии с обозначением ветвей решетчатой диаграммой сверточногс кода на сумматор

20 канала А и сумматор 21 канала В. Иэ блока 1.2 вычислителя метрик ветвей с эталоном 01 (в котором С1 =- 1; С(1 + 1) - О) значения метрики Л 10 поступают на сумматор 20 канала С и сумматор 21 канала D. Иэ блока 1.3 вычислителя метрик ветвей с эталоном Л 10 (в котором С1 -О,,С(1+ 1) = 1) значения метрики Л 01 поступают на сумматор 21 канала С и сумматор 20 канала О. Из блока 1.4 вычислителя метрик ветвей С эта10 лоном 11 (e котором С1 = 1, С1 - 1) значения метрики Л 11 поступают на сумматор 21 канала А и сумматор 20 канала B.

В сумматорах 20 и 21 каждого канала 13 обработки происходит сложение значений

Л ОО, Л 10, Л 01. Л 11 с вычисленными значениями метрик состояний (веса узлов), поступающих из регистров 23 веса узлов каналов обработки в соответствии с решетчатой диаграммой сверточного кода. Вес уз20

25 б

50 ла из регистра 23 канала А поступает на сумматоры 20 каналов А и В, вес узла из регистра 23 канала  — на сумматоры 20 каналов С и О, вес узла из регистра 23 канала С вЂ” на сумматоры 21 каналов А и В, вес узла из регистра 23 канала 0-на сумматоры

21 каналов С и D.

В каждом канале обработки вычисленные сумматорами 20 и 21 значения метрик состояний (веса узлов) поступают на компараторы 22, в которых иэ двух значений метрик выбирается меньшее, передается на информационные входы регистров 23 веса узлов и записывается в них в качестве новых метрик веса узлов по входу с тактовыми сигналами, поступающими с тактового входа 14 через элемент 3 задержки (фиг. 5, ТЗ).

Величина задержки tq элемента задержки должна быть Т > тз > р, где Т вЂ” длительность периода вхОдных тактовых импульсов; tð —. максимальное время задержки сигнала сум-, матором и компаратором в канале обработки, Соединение выходов регистров 25 памяти пути с входами мультиплексоров 24 в каналах 13 обработки соответствует связям между узлами решетчатой диаграммы сверточного кода (фиг. 4). На вход Х мультиплексора 24 канала А поступает информация с первых (В-1) разрядов регистра памяти пути канала обработки А, а на вход Y — информация с .первых ( — 1) разрядов регистра памяти пути канала С. На вхЬд X мультиплексора 24 канала В поступает информация с первых ( — 1) разрядов регистра памяти пути канала А, а на вход Y — информация с первых(В-1) разрядов регистра памяти пути канала С. На вход X мультиплексора 24 канала С поступает информация с первых (В-1) разрядов регистра памяти пути канала D, а нл в од Y — инфор1839281

40 или. В и узел С, декодируются как "0", а любые метрики ветвей, входящие в узлы В и О, декодируются как "1". На каждом такте обработки узлов в первые разряды регистров 25 памяти пути каналов 13.1 (канал А) и

13.3 (канал С) записывается логический "0", а в первые разряды регистров 25 каналов

13.2 (канал В) и 13.4 (канал 0) — логическая

"1".

Таким образом, в регистрах 25 памяти пути каналов обработки по каждому такту происходит стирание "умерших" путей и запись "выживших" путей.

50 мация с первых (В-1) разрядов регистра памяти пути канала В. На вход Х мультиплексорэ 24 канала О поступает информация с первых (В-1) разрядов регистра 25 памяти пути канала О, а на вход Y — информация с первых(В-1) разрядов памяти канала В. Выходы мультиплексоров 24 соединены с информационными (О1-ОВ) входами регистров памяти пути каналов 13 обработки.

Одновременно с выбором меньшего значения метрики состояния узла комиаратор 22 каждого канала обработки. соответствующего одному иэ состояния кодера, формирует управляющий сигнал, по которому мультиплексор 24 разрешает передачу на информационные входы регистра 25 памяти пути своего канала обработки информацию памяти пути стого канала обработки, из регистра 23 веса узла которого информация после суммирования одним из сумматоров 20 или 21 с вычисленными значениями метрик передана компаратором 22 в свой регистр 23 веса узла. Запись информации в

„регистр 25 памяти пути осуществляется тактовыми сигналами (фиг. 4, ТЗ), поступающими с тактового входа 14 через элемент 3 задержки.

Регистры веса узла 23 и памяти пути 25 являются элементами памяти на один такт и в них целесообразно использовать двухступенчатые триггеры, B которых информация

s вспомогательный триггер записывается по фронту сигнала, а в основной триггер— по спаду сигнала.

Таким образам, на каждом такте на входах мультиплексоров 24 каждого канала 13 обработки присутствуют два пути, а эаписываются в регистры 25 памяти пути каждый раз только один путь с наименьшим весом узла в зависимости от сигнала на V-входе мультиплексора. Через каждый мультиплексор 24 проходит путь, выживший на данном этапе.

В соответствии с решетчатой диаграммой сверточного кода (фиг. 4), по которой любые метрики ветвей, входящие в узел А

Через В =- (4 — 6)К входных тактов в каналах обработки выживают самые "старые" пути, которые являются наиболее правдоподобными по решетчатой диаграмме сверточного кода, и в каждом регистре 25 памяти путей в В-м разряде находится одинаковая информация. Поэтому выходную декодированную информацию можно выдавать с В-го разряда регистра 25 памяти пути. любого канала обработки, в частности в нашем примере информация снимается с В-го разряда регистра памяти пути канала А.

Из-за искажения входной информации и связанного с нжи непрерывного роста метрик веса узлов для исключения переполнения регистров 23 веса узлов и сумматоров

20, 21 в устройстве осуществляется нормализация, заключающаяся в следующем.

В процессе декодирования инфо мация иэ регистра 23 веса узлов всех кана,:;.:

13 обработки поступает на и-входовой ко - паратор 2, на выход которого передается минимальная метрика веса узла с одного из п его входов. Через M входных тактов с помощью счетчика 4 и дешифратора 5 вы.„ батывается длительностью, равной перио,цт входных тактовых импульсов, строб нормирования (фиг, 5, 17), который разрешает прохождение минимальной метрики веса узла с выхода и-входового компаратора 2 через .блрк 12. вентилей на сумматоры 20, 21, где она вычитается одновременно из регистров

23 веса узлов всех каналов обработки.

Одновременно с декодированием информации осуществляется формирование сигнала достоверности, который вырабатывается блоком 10 сравнения в результате сравнения минимальной метрики веса узла с выхода и- входовога компаратора 2 с заранее выбранным пороговым значением метрики веса узла, задаваемым блоком 11 памяти.

Через В входных тактов после сигнала

"Начальная установка" с помощью счетчика

4 и дешифратора 5 вырабатывается сигнал, по которому триггер 6 устанавливается е единичное состояние (фиг. 5, T8} и разрешает выдачу декодированной информации с

В-разряда регистра 25 памяти пути через второй элемент И 8 на информационный выход 18(фиг. 5, Т10), тактовых импу тьсов с тактового входа 15 через первый зле 1.1нт И

7 на тактовый выход 17 (фиг. 5, Т9) и сигнала

"Достоверно" с выхода блока 10 срамi ения через третий элемент И 9 на выход 1i

М 675616, кл. Н 03 M 13/12, 1977.

ПатентCILIA %3789360. кл. Н Ол / 10, 1974.

1839281 формула изобретения дешифратора, первый и второй выходы которого подключены соответственно к упУСТРОЙСТВО ДЛЯ ДЕКОДИРОВд 1ИЯ равляющему Входу 6 о<е кл}o }eg и S входу триггера, выход. которого подключен ко

СБЕРТОЧНОГО Кс..дА. содержащее вычис- второму входу первого элемента И и перлитель метрик ветвей, вход которого являвым входам второго и третьего элементов ется информационным входом Устройртва И, выходы которых являются соответствен}-1 п-входовый компаратор (п=2, 1 -величи- но информационным и тактовым выходами кодового ограничения) и и каналов об- устройства, в каждый канал обработки ввеработки ка1кдый из которых включает в ден мультиплексор. управляющий вход и, 10 себя регистр памяти пути, первый и второй выходы . которого подключены соответстcyMM3Topb, выходы которых подключены венно к управляющему выходу компаратоcooTBeTcTBewHo к первым и вторым входам ра и входам первого - B-ro (где 8 - 4 - 6k) компаратора этого канала обработки, ин- 15 Разрядов РегистРа памяти пУти этого канаформационнцй выход компаратора под- ла обработки. В-вход триггера объединен с кл}очен к информационному входу R-входами счетчика импульсов и R-входами регистра веса узла этого канала обработки. регистра веса узла Р регистра памяти пути вы„оды регистров веса узла i-ro канала 06- каждого канала обработки и является вхоработки (l= o) подключены к 1-м входам 20 дом начальной установки устройства, втои-входового компаратора и первым входам: рой вход второго элемента И подключен к первого и второго сумматоров каналов об- . Выходу В-го разряда Регистра памяти пути

Работки в соответствии с решетчатой диаг- соответствующего канала обработки, выхор мой сверточного кода, выходы ды блока ключей соединены с третьими вычислителя метрик ветвей подключены ко 25 входами первого и второго сумматоров вторым входам сумматоров в каналах об- каждого канала обработки, вход элемента работки в соответствии с порождающими задержки Объединен со вторым входом

„олиномами сверточного кода, отличающе- третьего элемента И и тактовым входом еся тем, что, с целью повышения достовер- счетчика импульсов и является тактовым ности декодирования и быстродействия 30 входом устройства, выход элемента задерустроиства, в него введены триггер, де- жки подключен к С-входам регистра веса шифратор, счетчик импульсов, элементы узла и регистра памяти пути каждого каназадержки, блок сравнения, блок памяти, ла обработки, выходы первого - (В - 1)-го

6äox ключей и первый - третий элементы разрядов регистра памяти пути каждого

М, выходы п-входового компаратора под- 35 канала обработки подключены к первым и ключены к информационным входам блока вторым информационным входам мультиключей и первым входам блока сравнения, плексоров каналов обработки в соответствторце входы и Вь!ход которого подключе- . Вии с решетчатой диаграммой свертачного нц соответственно к выходам блока памя- када, вход нулевого разряда регистра пати и Первому входу первого элемента И, } мяти пути каждого канала обработки под 40 вцход которого .является выходом "Досто- ключен к шине нулевого или единичного верно" устройства, выходы счетчика им- потенциала в соответствии с решетчатой . пульсов соединены со входами . диаграммой сверточного кода.

1839281

1839201

"839281 i Рог У и ии

1839281

Составитель Б.Гришин

Техред M.Mîðãåíòàë

Редактор Т,Юрчикрва

Корректор M.Ñàìáoðñêàÿ

Тираж Подписное

НПО "Поиск" Роспатента

113035. Москва, Ж-35, Раушская наб., 4/5

Заказ 3408

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Гагарина, 101

Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода 

 

Похожие патенты:

Изобретение относится к автоматике и вычислительной технике и может применяться в системах цифровой связи, использующих сверточные коды

Изобретение относится к вычислительной технике и связи

Изобретение относится к автоматике и может применяться в системах цифровой связи, использующих сверточные коды

Изобретение относится к технике связи и предназначено для использования в аппаратуре передачи дискретной информации Целью изобретения является повышение помехоустойчивости устройства

Изобретение относится к вычислительной технике

Изобретение относится к вычислительной технике и технике связи

Изобретение относится к системам передачи данных по каналам связи

Изобретение относится к технике связи и вычислительной технике

Изобретение относится к вычислительной технике и технике связи„ Его использование в аппаратуре обработки принимаемых дискретных сооб щений позволяет расширить функциональные возможности за счет обеспечения коррекции кодовой посылки по моменту приема и амплитуде,, Устройство содержит счетчики 1 импульсов и решающий блок 2

Изобретение относится к устройству для измерения коэффициента ошибок в битах в системе связи с помощью циклического избыточного кода и решетчатого кода, более конкретно к устройству для точного измерения коэффициента ошибок в битах с помощью декодера Витерби и повышении эффективности системы связи, использующий циклические избыточные коды и решетчатые коды, для обнаружения и исправления ошибок

Изобретение относится к технике связи и может быть использовано в системах передачи информации для повышения достоверности при пороговом декодировании кодированных сверточным кодом данных

Изобретение относится к области техники связи, преимущественно к системам передачи информации по каналам связи

Изобретение относится к системам передачи информации по каналам связи и может быть использовано в устройствах декодирования по алгоритму Витерби

Изобретение относится к электросвязи и предназначено для использования в цифровых системах передачи сверточным кодом

Изобретение относится к вычислительной технике и технике связи и может быть использовано в системах цифровой связи, использующих сверточные коды

Изобретение относится к системам передачи данных по каналам связи и может быть использовано в устройствах декодирования по алгоритму Витерби

Изобретение относится к электросвязи и может быть использовано в высокоскоростных модемах для кодирования информационных сигналов сверточным кодом
Наверх