Устройство цифрового кодирования и декодирования телевизионного сигнала

 

Использование: при блочном кодировании сигнала изображения, в частности для сжатия цифрового потока при передаче видеоинформации. Сущность изобретения: устройство содержит в кодирующей части телевизионную камеру 1, аналого-цифровой преобразователь 2, два входных регистра 3,4, первое, второе арифметические логические устройства 5,24, m буферных регистров (где m 1 (n) 1) 6m, сумматор 7, регистр запоминания 8 кода первого элемента блоков элементов изображения (БЭИ), регистр 9 запоминания кода среднего градиента яркости БЭИ, регистр 10 среднего градиента яркости БЭИ, сдвиговый регистр 11 формирования кодовой цифровой последовательности, буферный регистр 12 запоминания кода первого элемента БЭИ, делитель частоты 13, блок 14 определения нулевой разности кодов амплитуд двух соседних элементов, регистр 15 запоминания кода нулевых разностей, блок 16 формирования кода разности общего числа переходов БЭИ и числа нулевых переходов, буферный регистр 17 запоминания кода матрицы знаков перехода уровней яркости в БЭИ и первый блок управления 18, а в детектирующей части регистр 19 разделения кодовой цифровой последовательности, регистр запоминания кода первого элемента БЭИ, регистр запоминания кода среднего градиента яркости БЭИ, регистр запоминания кода матрицы знаков перехода уровней яркости в БЭИ, два коммутатора, буферный регистр, цифроаналоговый преобразователь, видеоконтрольный блок и блок управления. Цель уменьшение искажений при заданном коэффициенте сжатия цифрового потока видеоинформации. 4 ил.

Изобретение относится к технике цифрового телевидения, в частности к блочному кодированию сигналов изображения, и может быть использовано для сжатия цифрового потока при передаче видеоинформации.

Сущность блочного кодирования заключается в следующем.

Оцифрованное телевизионное изображение разбивается на блоки элементов изображения (БЭИ) и кодируется в целом весь БЭИ, а не каждый элемент в отдельности.

Известен ряд устройств, реализующих алгоритмы блочного кодирования сигнала изображения.

В одних из них хорошая эффективность кодирования обеспечивается применением сложных алгоритмов обработки видеоинформации. Поэтому устройство, работающее в реальном времени и построенное на унифицированных микросхемах, содержит большое количество сумматоров, вычитателей, перемножителей, регистров, элементов памяти и т.д. Общее число корпусов микросхем доходит до нескольких сотен. В других устройствах используют более простой алгоритм, легко технически реализуемый.

Наиболее близким по технической сущности к изобретению является устройство, которое состоит из передающей части, осуществляющей кодирование видеосигнала, и приемно-декодирующей части. Передающая часть содержит аналого-цифровой преобразователь (АЦП), вход которого является входом телевизионного видеосигнала, поступающего с телевизионной камеры, входные регистры, арифметико-логическое устройство (АЛУ), делитель, представляющий собой запрограммированное постоянное запоминающее устройство (ПЗУ), линейку буферных регистров, сумматор, регистр запоминания кода первого элемента БЭИ, регистр запоминания кода среднего градиента яркости БЭИ, регистр запоминания кода матрицы знаков переходов уровней яркости в БЭИ, сдвиговый регистр формирования кодовой цифровой последовательности, кроме того, кодирующая часть содержит блок управления, который состоит из тактового генератора и схемы формирования управляющих сигналов.

Выход АЦП соединен с входом первого входного регистра, вход которого соединен с входом второго регистра и первым входом АЛУ, выход второго входного регистра соединен с вторым входом АЛУ, первый выход АЛУ соединен с входом делителя, выход которого соединен с информационными входами линейки буферных регистров. Выходы буферных регистров соединены с соответствующими входами сумматоров, который через регистр запоминания кода среднего градиента яркости БЭИ соединен с входом сдвигового регистра. Выход второго входного регистра и второй выход АЛУ через регистр запоминания кода первого элемента БЭИ и регистр запоминания кода матрицы знаков межэлементных переходов уровней яркости БЭИ соединены соответственно со сдвиговым регистром. Выходы блока управления соответственно соединены с управляющими входами всех регистров и АЦП.

Приемная (декодирующая) часть устройства содержит регистр разделения кодовой цифровой последовательности, регистр запоминания кода первого элемента БЭИ, регистр запоминания кода среднего градиента БЭИ, регистр запоминания кода матрицы знаков межэлементных переходов уровней яркости в БЭИ, первый коммутатор, АЛУ, буферный регистр, второй коммутатор, цифроаналоговый преобразователь (ЦАП) и блок управления (БУ). Вход регистра разделения кодовой цифровой последовательности является входом принимаемого закодированного цифрового сигнала изображения, его выход соединен с информационными входами регистра запоминания кода первого элемента БЭИ, регистра запоминания кода среднего градиента яркости и регистра запоминания кода матрицы знаков межэлементных переходов уровней яркости БЭИ. Выход регистра запоминания кода первого элемента БЭИ через первый коммутатор соединен с первым входом АЛУ, выход регистра запоминания среднего градиента яркости БЭИ соединен с вторым входом АЛУ, а выход регистра запоминания кода матрицы знаков межэлементных переходов БЭИ соединен с управляющим входом АЛУ. Выход АЛУ через буферный регистр и второй коммутатор соединен с входом ЦАП, выход которого является выходом видеосигнала. Также выход буферного регистра через первый коммутатор соединен с первым входом АЛУ. Выходы блока управления, который состоит из тактового генератора и схемы формирования сигналов управления, соединены с управляющими входами регистров, управляющими входами коммутаторов и управляющим входом ЦАП.

Недостатком данного устройства являются заметные градационные искажения при заданном коэффициенте сжатия, обусловленные значительной ошибкой при определении величины межэлементных переходов в БЭИ для фрагментов изображения с резкими контурными перепадами, так как величина среднего градиента яркости БЭИ определяется как частное от деления суммы модуля разности величины межэлементных переходов на общее число переходов в БЭИ.

Цель изобретения уменьшение градационных искажений при заданном коэффициенте сжатия цифрового потока видеоинформации.

На фиг. 1 представлена структурная электрическая схема кодирующей части устройства цифрового кодирования и декодирования телевизионного (ТВ) сигнала; на фиг. 2 структурная электрическая схема декодирующей части устройства цифрового кодирования и декодирования телевизионного сигнала; на фиг. 3 временные диаграммы, иллюстрирующие работу устройства; на фиг. 4 временные диаграммы, иллюстрирующие работу устройства.

Устройство цифрового кодирования и декодирования содержит в кодирующей части (см. фиг. 1) телевизионную камеру 1, аналого-цифровой преобразователь (АЦП) 2, первый и второй входные регистры 3 и 4, первое арифметическо-логическое устройство (АЛУ) 5, m буферных регистров (где m=1-(n-1) 6, сумматор 7, регистр 8 запоминания кода первого элемента блока элементов изображения (БЭИ), регистр 9 запоминания кода среднего градиента яркости БЭИ, регистр 10 запоминания матрицы знаков перехода уровней яркости в БЭИ, сдвиговый регистр 11 формирования кодовой цифровой последовательности, буферный регистр 12 запоминания кода первого элемента БЭИ, делитель частоты 13, блок 14 определения нулевой разности кодов амплитуд двух соседних элементов, регистр 15 запоминаний кода нулевых разностей, блок 16 формирования кода разности общего числа переходов БЭИ и числа нулевых переходов, буферный регистр 17 запоминаний кода матриц знаков перехода уровней яркости в БЭИ и первый блок управления 18, а в декодирующей части (см. фиг. 2) регистр 19 разделения кодовой цифровой последовательности, регистр 20 запоминания кода первого элемента БЭИ, регистр 21 запоминания кода среднего градиента яркости БЭИ, регистр 22 запоминания кода матрицы знаков перехода уровней яркости в БЭИ, первый коммутатор 23, второе АЛУ 24, буферный регистр 25, второй коммутатор 26, цифроаналоговый преобразователь (ЦАП) 27, видеоконтрольный блок (ВКБ) 28 и блок 29 управления.

Устройство работает следующим образом.

Видеосигнал с телевизионного датчика 1 поступает на вход АЦП 2, с выхода которого с частотой дискретизации сформированные коды элементов изображения (см. фиг. 3, а) поступают в регистр 3. Сигнал частоты дискретизации 13,5 мГц поступает в блок АЦП 2 с блока управления (БУ) 18. Коды сформированных элементов изображения последовательно поступают в регистр 3 и регистр 4. Таким образом, в этих регистрах в любой момент времени записываются коды двух соседних элементов изображения. Тактирование регистров 3 и 4 осуществляется сигналом частоты дискретизации (см. фиг. 3, в), поступающим с выхода 1 БУ 18. С выходов регистров 3 и 4 коды двух соседних элементов поступают на соответствующие входы АЛУ 5, определяется модуль межэлементной разности двух соседних элементов и знак этой разности. Информация о знаке поступает в регистр 10, который также управляется сигналом частоты дискретизации, поступающим с выхода 1 БУ 18. Кроме того, код первого элемента БЭИ с выхода регистра 4 записывается в регистр 12, сигнал управления регистром 12 поступает с 3 выхода БУ 18 (см. фиг. 3, г). С первого выхода АЛУ 6 код модуля межэлементной разности соседних элементов БЭИ последовательно записывается в регистры 6.1-6. N-1. Сигнал записи поступает соответственно с выходов 2.1-2.N-1 БУ 18 (см. фиг. 3, д, е, ж). С выходов регистров 6.1-6.N-1 информация поступает на соответствующие входы сумматора 7, где в результате суммирования определяется код суммы межэлементных разностей БЭИ. Этот код с выхода сумматора 7 поступает на вход делителя 13, представляющий собой программируемое постоянное запоминающее устройство (ППЗУ), запрограммированное как преобразователь кода, где делимое это код, поступающий с выхода сумматора 7 на адресные входы А0, А8, а делитель код, соответствующий полученному коэффициенту деления и поступающий на входы С выбора области памяти ППЗУ, соответствующей коду коэффициента деления. Код коэффициента деления формируется в блоке 16. Блок 16 представляет собой дешифратор, выполненный в виде логического устройства.

Логическое устройство синтезировано по логическому уравнению, суть которого в следующем. При появлении на входе блока 16 кода, содержащего только одну единицу, на выходе появляется двоичный код единицы, при содержании в коде двух единиц появляется двоичный код двойки и т.д. Двоичный код с выхода блока Ф 16 поступает на управляющие входы С делителя 13. Таким образом, выбирается область памяти ППЗУ, в которой запрограммирован нужный коэффициент деления. Код с выхода делителя 13 поступает в регистр 9, который управляется сигналом с выхода 3 БУ 18. Код с первого выхода АЛУ 5 поступает на вход блока 14, где происходит определение нулевых разностей. С выхода блока 14, выполненного в виде восьмивходового логического элемента И, сигнал поступает в регистр 15, который управляется сигналом, поступающим с выхода 1 БУ 18 (см. фиг. 3, в). С выхода регистра 15 код нулевых переходов поступает на вход блока 16. Код матрицы знаков межэлементных переходов с второго выхода АЛУ 4 записывается в регистр 10, который управляется сигналом, поступающим с выхода 1 БУ 18. С выхода регистра 10 сигнал поступает в регистр 17. Таким образом, код первого элемента БЭИ, код среднего градиента яркости БЭИ и код матрицы знаков межэлементных переходов БЭИ соответственно с регистров 8, 9 и 10 записываются в регистр 11 с помощью управляющего сигнала (см. фиг. 3, г), поступающего с выхода 3 БУ 18.

Регистр сдвига 11 представляет собой формирователь кодовой цифровой последовательности. Процессом формирования управляют сигналы, поступающие с выходов 3 и 4 БУ 18. Управляющий сигнал 4 БУ 18 представляет собой меандровую последовательность импульсов, частота которых определяется коэффициентом сжатия видеосигнала. С выхода регистра 11 цифровой поток поступает в канал связи.

В декодирующей части устройства цифровой поток из канала связи поступает на регистр 19 разделитель кодовой цифровой последовательности. Регистр имеет вход последовательной записи кодов цифровой последовательности. В момент времени, когда запишется информация кода одного БЭИ, происходит параллельное считывание информации с регистра 19 в регистры 20,21, 22. Управляющий сигнал на регистр 19 поступает с выхода 4 БУ 29 и представляет собой последовательность импульсов, частота которых определяется коэффиентом сжатия видеосигнала. Кодовая комбинация, соответствующая первому элементу БЭИ, записывается в регистр 20 и через коммутатор 26 поступает на вход блок ЦАП 27. Коды среднего градиента яркости и матрицы знаков БЭИ соответственно записываются в регистры 21 и 22 и поступают на второй и третий входы АЛУ 24, на первый вход которого через коммутатор 23 в первый интервал дискретизации с выхода регистра 20 поступает код первого элемента БЭИ. В результате арифметической операции в АЛУ происходит восстановление элемента БЭИ. Во второй интервал дискретизации с выхода регистра 25 код второго элемента БЭИ через коммутатор 23 поступает на первый вход АЛУ 24, происходит восстановление третьего элемента БЭИ. Процесс повторяется до полного восстановления всех элементов БЭИ.

Код первого элемента с выхода регистра 20 и коды последующих восстановленных элементов с выхода регистра 20 через коммутатор поступают на вход ЦАП, с выхода которого аналоговый ТВ сигнал поступает на ВКУ 28. Сигналы управления записью на регистры 20, 21, 22 (см. фиг. 4, а) поступают с выхода 2 БУ 29. Сигнал считывания на регистр 22, сигнал записи на регистр 25 и ЦАП 27 (см. фиг. 4, в) поступают с выхода 1 БУ 29. Блок управления 29 состоит из генератора 29.1, с которого частота дискретизации 13.5 мГц поступает на делитель 29.2 и далее на логическую схему 29.3, 29.4, где происходит формирование управляющих сигналов 2 и 3. Блок синхрогенератора 29.5 формирует строчные (СИ) и кадровые (КСИ) синхимпульсы.

Формула изобретения

УСТРОЙСТВО ЦИФРОВОГО КОДИРОВАНИЯ И ДЕКОДИРОВАНИЯ ТЕЛЕВИЗИОННОГО СИГНАЛА, содержащее в кодирующей части аналого цифровой преобразователь (АЦП), вход которого является входом видеосигнала, а выход соединен с информационным входом первого входного регистра, выход которого соединен с информационным входом второго входного регистра и первым входом первого арифметического - логического устройства (АЛУ), второй вход которого соединен с выходом второго входного регистра, управляющий вход которого соединен с управляющими входами АЦП и первого входного регистра и с первым выходом первого блока управления, каждый из вторых выходов которого соединены соответственно с управляющими входами каждого из буферных регистров, выходы которых соединены с входами сумматора, делитель частоты, регистр запоминания кода первого элемента блока элементов изображения (БЭИ), выход которого соединен с первым информационным входом сдвигового регистра формирования кодовой цифровой последовательности, второй и третий информационные входы которого соединены соответственно с выходами регистра запоминания кода среднего градиента яркости БЭИ и буферного регистра запоминания кода матрицы знаков перехода уровней яркости в БЭИ, управляющий вход которого соединен с управляющими входами регистра запоминания кода первого элемента БЭИ, регистра запоминания кода среднего градиента яркости БЭИ и третьим выходом первого блока управления, четвертый выход которого соединен с первым управляющим входом сдвигового регистра формирования кодовой цифровой последовательности, выход которого является выходом кодирующей части, а декодирующая часть содержит регистр разделения кодовой цифровой последовательности, информационный вход которого является входом кодированного цифрового сигнала изображения, управляющий вход соединен с первым выходом второго блока управления, а первый, второй и третий выходы соединены соответственно с информационными входами регистра запоминания кода первого элемента БЭИ, регистра запоминания кода среднего градиента яркости БЭИ и регистра запоминания кода матрицы знаков перехода уровней яркости в БЭИ, управляющий вход которого соединен с вторым выходом второго блока управления, первый коммутатор, первый информационный вход которого соединен с выходом регистра запоминания кода первого элемента БЭИ, а выход соединен с первым входом второго АЛУ, второй и третий входы которого соединены соответственно с выходами регистра запоминания кода среднего градиента яркости БЭИ и регистра запоминания кода матрицы знаков перехода уровней яркости в БЭИ, а выход соединен с информационным входом буферного регистра, выход которого соединен с первым информационным входом второго коммутатора и вторым информационным входом первого коммутатора, управляющий вход которого соединен с управляющим входом второго коммутатора и третьим выходом второго блока управления, четвертый выход которого соединен с управляющим входом ЦАП, информационный вход которого соединен с выходом второго коммутатора, а выход является выходом видеосигнала, отличающееся тем, что в кодирующую часть введены последовательно соединенные блок определения нулевой разности кодов амплитуд двух соседних элементов, вход которого соединен с выходами m буферных регистров и первым выходом первого АЛУ, регистр запоминания кода нулевых разностей и блок формирования кода разности общего числа переходов БЭИ и числа нулевых переходов, выход которого соединен с первым информационным входом делителя, второй вход которого соединен с выходом сумматора, а выход соединен с информационным входом регистра запоминания кода среднего градиента яркости БЭИ, а также регистр запоминания кода матрицы знаков перехода уровней яркости в БЭИ, информационный вход которого соединен с вторым выходом первого АЛУ, управляющий вход соединен с первым выходом первого блока управления, а выход соединен с информационным входом буферного регистра запоминания кода матрицы знаков перехода уровней яркости в БЭИ, и буферный регистр запоминания кода первого элемента БЭИ, информационный вход которого соединен с входом второго входного регистра, управляющий вход соединен с третьим выходом первого блока управления и вторым входом сдвигового регистра формирования кодовой цифровой последовательности, при этом управляющий вход регистра запоминания кода нулевых разностей соединен с первым выходом первого блока управления, а в декодирующей части дополнительный вход второго коммутатора соединен с выходом регистра запоминания кода первого элемента БЭИ, а четвертый вход второго блока управления соединен с управляющими входами регистра запоминания кода матрицы знаков переходов уровней яркости в БЭИ и буферного регистра.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4