Пропорционально-интегрально-дифференциальный регулятор

 

Изобретение относится к автоматическому регулированию и может быть использовано при автоматизации различных технологических процессов. Цель изобретения повышение точности работы регулятора за счет обеспечения оптимального соотношения между приращениями интегральной и дифференциальной составляющих закона регулирования в процессе ограничения выходного сигнала регулятора. Для этого в регулятор, содержащий усилитель, интегратор, дифференциатор, сумматор и нелинейный ограничитель, между выходами сумматора и дифференциатора дополнительно включен вычислитель, выходы которого подключены к входам дифференциатора и интегратора. Изобретение отличается оригинальным выполнением самого вычислителя. 1 з. п. ф-лы, 2 ил.

Изобретение относится к автоматическому регулированию, а именно к пропорционально-интегрально-дифференциаль-ным (ПИД) устройствам управления, и может быть использовано при автоматизации различных технологических процессов.

Известны ПИД-регуляторы, содержащие усилители, интегратор, дифференциатор, сумматоры, релейные и нелинейные элементы [1, 2, 3] Наиболее близким по технической сущности к предлагаемому является ПИД-регулятор, содержащий параллельно соединенные усилитель, интегратор и дифференциатор, выходы которых соединены с входами сумматора, выход которого соединен с нелинейным ограничителем [5] Однако в известном регуляторе содержатся дополнительные сумматоры и нелинейный блок, с помощью которых при выходе сигнала регулятора за установленные пределы прекращается процесс интегрирования. Кроме того, когда выходной сигнал регулятора достигает одного из пределов ограничения, предотвращается дальнейшее увеличение выходного сигнала дифференциатора. Но как показано в [3] выходной сигнал дифференциатора, являющийся составной частью выходного сигнала регулятора и вызывающий срабатывание схемы ограничения интегрирования, приводит к нежелательному изменению интегральной составляющей. Причем в [3] указано, что это явление весьма неблагоприятно, так как ведет к значительному ухудшению качества регулирования. Поэтому в ПИД-регуляторе [3] сигнал, приводящий в действие схему ограничения интегрирования, выдается лишь тогда, когда сигнал диффренцирования близок к нулю.

В предлагаемом ПИД-регуляторе, содержащем параллельно соединенные усилитель, интегратор и дифференциатор, выходы которых соединены с входами сумматора, выход которого соединен с нелинейным ограничителем, дополнительно между выходами сумматора и дифференциатора включен вычислитель, первый выход которого подключен к дифференциатору, второй выход к интегратору, а третий выход подсоединен к дифференциатору и интегратору. Вычислитель содержит первый и второй компараторы, выходы которых подключены к элементу ИЛИ, последовательно соединенные первый сумматор, первый умножитель и второй умножитель, второй сумматор, суммирующий вход которого соединен с выходом первого сумматора, третий компаратор с элементом НЕ на выходе, и шесть реле, при этом суммирующие входы первого компаратора и первого сумматора соединены с выходом сумматора в регуляторе и вычитающим входом компаратора, суммирующий вход которого подключен к второму задающему каналу и нормально разомкнутому входу первого реле, нормально замкнутый вход первого реле подключен к первому задающему каналу и вычитающему входу первого компаратора, выход первого реле соединен с вычитающим входом первого сумматора, вычитающий вход второго сумматора соединен с выходом дифференциатора, вычитающим входом третьего компаратора и нормально разомкнутым входом третьего реле, нормально замкнутый вход которого соединен с выходом первого умножителя и суммирующим входом третьего компаратора, выход третьего компаратора соединен с нормально замкнутым входом второго реле, нормально разомкнутый вход которого соединен с выходом элемента НЕ, выход второго реле соединен с управляющими входами третьего и четвертого реле, управляющий вход второго реле соединен с управляющим входом первого реле, выходом второго компаратора и входом элемента ИЛИ, выход элемента ИЛИ подключен к дополнительным управляющим входам дифференциатора и интегратора и к управляющим входам пятого и шестого реле, выходы которых соединены соответственно с дополнительными входами дифференциатора и интегратора, нормально разомкнутый вход пятого реле соединен с выходом третьего реле, нормально разомкнутый вход шестого реле соединен с выходом четвертого реле, нормально разомкнутый вход которого соединен с выходом второго сумматора, а нормально замкнутый вход с выходом второго умножителя.

На фиг. 1 представлена блок-схема регулятора; на фиг. 2 структурная схема вычислителя.

ПИД-регулятор содержит усилитель 1, интегратор 2, дифференциатор 3, сумматор 4, нелинейный ограничитель 5 и вычислитель 6. Вход x регулятора соединен с входом усилителя 1 и основными входами интегратора 2 и дифференциатора 3. Выходы блоков 1, 2, 3 подключены к входам сумматора 4, выход которого соединен с входом нелинейного ограничителя 5 и с первым входом вычислителя 6, другой вход которого соединен с выходом дифференциатора 3. Выходы вычислителя 6 соединены с дополнительными входами интегратора 2 и дифференциатора 3: первый вход Р _<N>уд1подключен к дифференциатору, второй выход Р_уд2 к интегратору, а третий выход Р_к к дополнительным управляющим входам обоих блоков 2, 3. Выход нелинейного ограничителя 5 подключен к выходному каналу регулятора Y. Настройка верхнего Р_в и нижнего Р_н пределов изменения выходного сигнала U сумматора 4 и выходного сигнала Y регулятора производится через задающие входы блоков 5 и 6 от первого и второго задающих каналов Р_в, Р_н.

Вычислитель 6 (фиг. 2) содержит первый, второй и третий компараторы 7-9, элементы ИЛИ 10 и НЕ 11, первый и второй сумматоры 13, 12, первый и второй умножители 14, 15 на постоянные коэффициенты, меньшие единицы, и шесть реле 16-21. Один вход U вычислителя соединен с выходом сумматора 4. Другой вход U₃ вычислителя соединен с выходом дифференциатора 3. Первый и второй (удерживающие) выходы Р_уд1,Р_уд2 вычислителя соединены с дополнительными входами соответственно дифференциатора 3 и интегратора 2. Выход сумматора 4 поступает на суммирующие входы первого компаратора 7 и первого сумматора 13, а также на вычитающий вход второго компаратора 8. Первый задающий канал Р_в соединен с вычитающим входом первого компаратора 7 и нормально замкнутым входом первого реле 16. Другой задающий канал Р_н соединен с суммирующим входом второго компаратора 8 и нормально разомкнутым входом первого реле 16, выход которого соединен с вычитающим входом первого сумматора 13, выход ΔU которого поступает на вход первого умножителя 14 и суммирующий вход второго сумматора 12. Выходной сигнал U₃ дифференциатора 3 поступает на вычитающие входы третьего компаратора 9 и второго сумматора 12, а также на нормально разомкнутый вход третьего реле 18, нормально замкнутый выход которого соединен с выходом z первого умножителя 14 и входом второго умножителя 15, а также с суммирующим входом третьего компаратора 9. Выход Р_zвтретьего компаратора 9 соединен с входом элемента НЕ 11 и нормально замкнутым входом второго реле 17, другой нормально разомкнутый вход которого соединен с выходом Р_zн элемента НЕ 11. Выход Р_z второго реле 17 соединен с управляющими входами третьего и четвертого реле 18, 19. Управляющий вход второго реле 17 соединен с управляющим входом первого реле 16, выходом Р_кн второго компаратора 8 и одним входом элемента ИЛИ 10, другой вход которого подключен к выходу Р_кв первого компаратора 7. Выход Р_к элемента ИЛИ 10 подключен к дополнительным управляющим входам дифференциатора и интегратора и к управляющим входам пятого и шестого реле 20, 21, выходы которых соединяются соответственно с дополнительными входами дифференциатора и интегратора. Нормально разомкнутый вход пятого реле 20 соединен с выходом третьего реле 18. Нормально разомкнутый вход шестого реле 21 соединен с выходом четвертого реле 19, нормально разомкнутый вход которого соединен c выходом второго сумматора 12, и нормально замкнутый вход реле 19 подключен к выходу второго умножителя 15.

Регулятор работает следующим образом.

Входным сигналом регулятора является сигнал рассогласования х между заданным и текущим значениями регулируемого параметра. Входной сигнал х поступает одновременно на входы усилителя 1 (пропорциональное звено), интегратора 2 и дифференциатора 3, выходные сигналы которых соответственно U₁, U₂, U₃ подаются на входы сумматора 4 и образуют выходной сигнал U, который в линейном режиме является алгебраической суммой пропорциональной, интегральной и дифференциальной составляющих закона регулирования. При этом выходной сигнал U сумматора 4 находится в заданных пределах (Р_н, Р_в) на дополнительных входах дифференциатора 3 и интегратора 2 сигналы отсутствуют (Р_уд1=0,Р_уд2= 0), в том числе и на дополнительных управляющих входах (Р_к="0"). Выходной сигнал Y регулятора повторяет выходной сигнал U сумматора. Уровни ограничения выходного сигнала регулятора определяются уровнями сигналов, поступающих из задающих каналов Р_в и Р_н. Логические сигналы Р_кв и Р_кн на выходах компараторов 7, 8 в вычислителе 6 равны нулю. Следовательно равен нулю логический сигнал Р_к на выходе элемента ИЛИ 10, а значит, разомкнуты контакты пятого и шестого реле 20, 21, и сигналы Р_уд1 и Р_уд2, а также Р_кна дополнительных входах блоков 2, 3 действительно отсутствуют. Регулятор реализует линейный ПИД-закон управления.

Когда выходной сигнал U сумматора 4, изменяясь, становится больше верхнего предела Р_в, на выходе нелинейного ограничителя 5 выходной сигнал регулятора Y остается равным Р_в, а вычислитель 6 производит расчет предполагаемого уровня сброса Z_в дифференциальной составляющей U₃. Z_в= (1) где γ <1 постоянный коэффициент.

На эту величину Z_в, причем всегда Z_в>0, следует уменьшить (сбросить) выходной сигналы U₃ дифференциатора 3, тогда выходной сигнал U₂ интегратора 2 необходимо уменьшить (сбросить) на величину γZ_в, чтобы удержать выходной сигнал U на верхнем пределе Р_в. Действительно, суммарное значение рассчитанных уровней сброса Z_в и γZ_в дифференциальной и интегральной (динамических) составляющих закона управления всегда равно U-Р_в, т.е. величине отклонения выходного сигнала U сумматора 4 за верхний предел Р_в.

При этом в схеме вычислителя 6 появляются логические сигналы "единица" на выходах первого компаратора 7 и элемента ИЛИ 10: Р_кв="1" и Р_к="1". Выходной сигнал ΔU первого сумматора 13 равен U-Р_к. Выходной сигнал Z первого умножителя 14 равен Z_в, на выходе второго умножителя 15 появляется величина γZ_в.

Кроме того, в схеме вычислителя осуществляется проверка условия, чтобы в процессе ограничения выходного сигнала U сумматора 4 выходной сигнал U₃ дифференциатора не изменял своего знака на обратный. Для этого, если Z_в>U₃ (т. е. требуется уменьшить U₃ до величины с противоположным знаком), выход дифференциатора сбрасывается только до нуля, а окончательное возвращение сигнала U сумматора 4 в заданные пределы осуществляется за счет уменьшения выходного сигнала U₂интегратора. Это условие проверяется с помощью третьего компаратора 9, выходной сигнал Р_zв которого равен логической "единице" при z>U₃. По команде от Р_zв="1" переключаются третье и четвертое реле 18, 19, и на дополнительные входы дифференциатора и интегратора через замкнутые контакты реле 20, 21 поступают удерживающие сигналы Р_уд1=U₃ и Р_уд2 с выхода второго сумматора 12: Р_уд2= ΔU-U₃=U-Р_в-U₃. Контакты пятого и шестого реле 20, 21 замыкаются по команде Р_к="1" на выходе элемента ИЛИ 10, который подключен на дополнительные управляющие входы интегратора 2 и дифференциатора 3 и включает в работу схемы ограничения выходных сигналов этих двух блоков. В результате выходной сигнал диффренциатора будет уменьшен на Р _уд1U₃, т.е. будет сброшен до нуля, выход интегратора уменьшится на величину Р_уд2=U-Р_в-U₃, а выходной сигнал U сумматора 4 возвратится к верхнему пределу Р_в. Если же выходной сигнал Z первого умножителя 14, равный Z_в, не превышает U₃, то Р_zв"0", реле 18, 19 не переключаются, и на дополнительные входы дифференциатора и интегратора поступают удерживающие сигналы с выходов умножителей 14, 15: Р_уд1=Z_в, Р_уд2= γ<N>Z_в, которые также возвращают выход сумматора 4 к верхнему пределу Р_в.

Таким образом, вычислитель 6 можно назвать вычислителем уровней сброса динамических составляющих закона регулирования, который при выходе сигнала U сумматора 4 за верхний предел Р_в(U>Р_в) производит следующие операции: расчет предполагаемой величины Z_в уровня сброса дифференциальной составляющей в соответствии с выражением (1); проверку условия Z_в>U₃; расчет уровней Р_уд1 и Р_уд2 сброса выходных сигналов дифференциатора 3 и интегратора 2: если Z_в>U₃, то Р_уд1=U₃, Р_уд2=U-Р_в-U₃; иначе (если Z_в ≅U₃), Р_уд1=Z_в,Р_уд2=γZ_в; сигналы Р_уд1 и Р_уд2, поступая на дополнительные входы дифференциатора 3 и интегратора 2, уменьшают их выходные сигналы U₃ и U₂ (при наличии на дополнительных управляющих входах этих блоков 2, 3 команды Р_к="1" на уменьшение (сброс) их выходных сигналов U₂, U₃ на величины Р_уд2 и Р_уд1): U₃^I= U₃-Р_уд1, U₂^I= U₂-Р_уд2, (2) где U₃^I и U₂^I новые уменьшенные значения сигналов U₃ и U₂.

Совокупное действие этих эффектов уменьшения U₃ и U₂ уменьшает выходной сигнал U сумматора 4 до верхнего граничного уровня Р_в, т.е. возвращает его в заданные пределы (Р_н, Р_в).

Аналогично при выходе сигнала U за нижний предел Р_н на выходе блока 5 (на время работы вычислителя 6 уровней сброса динамических составляющих) сохраняется значение Y=Р_н, а вычислитель производит расчет предполагаемой величины уровня сброса Z_н дифференциальной составляющей U₃: Z_в= (3) где γ тот же коэффициент, что и в выражении (1). Затем производится проверка аналогичного условия, при котором значения U₃^I и U₃ не должны в процессе реализации ограничения выходного сигнала U иметь противоположные знаки, т.е.

если Z_н<U, то Р_уд1=U₃, Р_уд2=U-Р_н-U₃;
иначе (при Z_н≥U₃) Р_уд1=Z_н, Р_уд2= γZ_н.

Сигналы Р_уд1 и Р_уд2 (здесь также в любом случае Р_уд1+Р_уд2=U-Р_н) в соответствии с выражениями (2) приводят к увеличению выходных сигналов U₃ и U₂ дифференциатора и интегратора, на дополнительные управляющие входы которых при этом поступает команда Р_к="1", включающая в работу схемы ограничения выходных сигналов этих блоков. Это приводит к увеличению выходного сигнала U сумматора 4 до нижнего предела Р_н.

В схеме вычислителя 6 при этом, так как U<Р, появляются логические сигналы "единица" на выходах Р_кн и Р_к соответственно компаратора 8 и элемента ИЛИ 10. Переключаются реле 20, 21, а также реле 17, 16, в результате чего выходной сигнал ΔU первого сумматора 13 становится равным ΔU=U-Р_н; выход Р_z второго реле 17 равен Р_z=Р_zн=Р_zв, откуда видно, что P_z принимает значение "1", если Z_н<U
На дополнительных входах дифференциатора и интегратора, если Z_н≥U₃, появляются удерживающие сигналы
Р_уд1= Z_н, Р_уд2= γZ_н, поступающие с выходов умножителей 14, 15 через нормально замкнутые входы реле 18, 19, так как на выходе третьего компаратора 9 P_zв= "1", а P_z=Р_zн=Р_zв="0". Если же Z_н<U, то Р_уд1=U₃, P_уд2=U-Р_н-U₃, так как Р_zв="0" и по команде Р_z=Р_zв="1" переключаются реле 18, 19.

Таким образом, при отклонении выходного сигнала U сумматора 4 за нижний предел Р_н(U<Р) вычислитель 6 уровней сброса динамических составляющих закона управления производит следующие операции:
вычисление уровня Z_н в соответствии с выражением (3);
проверку условия: Z_н≥U₃;
если Z_н<U, то Р_уд1=U₃, Р_уд2=U-P_н-U₃;
иначе (если Z_н≥U₃) Р_уд1=Z_н, Р_уд2= γZ_н;
сигналы Р_уд1<0 и Р_уд2<0 (так как Z_н<0 и U-Р_н<0) поступают на дополнительные входы дифференциатора 3 и интегратора 2 и увеличивают их выходные сигналы U₃ и U₂ в соответствии с выражением (2). При этом на дополнительные управляющие входы блоков 2, 3 подается команда Р_к="1" на сброс (в данном случае увеличение) их выходных сигналов U₂ и U₃.

Совместное увеличение U₃ и U₂ приводит к возрастанию выходного сигнала U сумматора 4 до нижнего граничного уровня Р_н, т.е. выходной сигнал U сумматора 4 возвращается в заданные пределы (Р_н, Р_в).

Исследования предлагаемого регулятора совместно с моделью объекта управления показывают, что в процессе возвращения выходного сигнала регулятора в заданные пределы дифференциальную составляющую U₃ следует изменять во много раз быстрее, чем интегральную U₂. Т.е. коэффициент γдолжен быть много меньше единицы. В процессе оптимизации этого параметра γ (с применением ЦВМ) для объекта управления первого порядка с самовыравниванием и с запаздыванием τ= 0,3Т, где Т постоянная времени инерционной части объекта, получено его оптимальное значение γ_опт=0,15. При увеличении относительного значения времени запаздывания τ/Т оптимальное значение γ имеет тенденцию к уменьшению.

По сравнению с известными в предлагаемом регуляторе исключается возможность превышения суммарным выходным сигналом установленных пределов изменения, благодаря чему обеспечивается улучшение динамических характеристик систем регулирования, вследствие реализации так называемого регулятора "с антинасыщением" [4] При этом обеспечивается оптимальное соотношение между приращениями интегральной и дифференциальной составляющих закона регулирования в процессе ограничения (сброса) выходного сигнала регулятора, что способствует повышению точности регулятора.

Предлагаемый ПИД-регулятор можно выполнить на элементах цифровой и микропроцессорной техники, и даже на элементах пневмоавтоматики его реализация не вызывает принципиальных затруднений.

Формула изобретения

1. ПРОПОРЦИОНАЛЬНО-ИНТЕГРАЛЬНО-ДИФФЕРЕНЦИАЛЬНЫЙ РЕГУЛЯТОР, содержащий параллельно соединенные усилитель, интегратор и дифференциатор, выходы которых соединены с входами сумматора, выход которого соединен с нелинейным ограничителем, отличающийся тем, что в него между выходами сумматора и дифференциатора дополнительно включен вычислитель, первый выход которого подключен к дифференциатору, второй выход- к интегратору, а третий выход к дифференциатору и интегратору.

2. Регулятор по п.1, отличающийся тем, что вычислитель содержит первый и второй компараторы, выходы которых подключены к элементу ИЛИ, последовательно соединенные первый сумматор, первый умножитель и второй умножитель, второй сумматор, суммирующий вход которого соединен с выходом первого сумматора, третий компаратор с элементом НЕ на выходе, и шесть реле, при этом суммирующие входы первого компаратора и первого сумматора соединены с выходом сумматора в регуляторе и вычитающим входом второго компаратора, суммирующий вход которого подключен к второму задающему каналу и нормально разомкнутому входу первого реле, нормально замкнутый вход первого реле подключен к первому задающему каналу и вычитающему входу первого компаратора, выход первого реле соединен с вычитающим входом первого сумматора, вычитающий вход второго сумматора соединен с выходом дифференциатора, вычитающим входом третьего компаратора и нормально разомкнутым входом третьего реле, нормально замкнутый вход которого соединен с выходом первого умножителя и суммирующим входом третьего компаратора, выход третьего компаратора соединен с нормально замкнутым входом второго реле, нормально разомкнутый вход которого соединен с выходом элемента НЕ, выход второго реле соединен с управляющими входами третьего и четвертого реле, управляющий вход второго реле соединен с управляющим входом первого реле, выходом второго компаратора и входом элемента ИЛИ, выход элемента ИЛИ подключен к дополнительным управляющим входам дифференциатора и интегратора и к управляющим входам пятого и шестого реле, выходы которых соединены соответственно с дополнительными входами дифференциатора и интегратора, нормально разомкнутый вход пятого реле соединен с выходом третьего реле, нормально разомкнутый вход шестого реле с выходом четвертого реле, нормально разомкнутый вход которого соединен с выходом второго сумматора, а нормально замкнутый вход с выходом второго умножителя.

РИСУНКИ

Рисунок 1, Рисунок 2