Устройство для контроля и резервирования информационной системы

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в высоконадежных вычислительных и управляющих системах разового применения. В изобретении обеспечивается повышение надежности системы путем продолжения правильного функционирования системы при возникновении второго отказа за счет автоматической реконфигурации системы в одноканальную структуру, а также расширение области применения резервированного устройства, задающего с помощью таймерного блока временные режимы работы системы путем формирования сигналов, определяющих условия функционирования системы в различных режимах работы. Резервированное устройство содержит мажоритарный элемент 4, первую 5 - третью 7 схемы сравнения, триггер 8 отказа, первый 9 - четвертый 12 блоки элементов И, элемент И 13, дешифратор 14 отказа, регистр 15 отказов, первый 16 и второй 17 элементы ИЛИ, таймерный блок 18, выходной регистр 19, первый 20 тактовый вход устройства, информационный 21 вход, второй 22 тактовый вход устройства, первый 23 управляющий выход таймерного 18 блока, тактовый 24 выход таймерного 18 блока, второй управляющий 25 выход таймерного 18 блока, управляющий 26 вход таймерного блока, первый 27 выход останова устройства, второй 28 выход останова, выход 29 индикации одноканальной конфигурации устройства, информационный выход 30, выход 31 нормы устройства, выход 32 снижения надежности устройства, выход 33 отсутствия резерва устройства и соответствующие связи. 2 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в высоконадежных вычислительных и управляющих системах разового применения.

Известны резервированные устройства, содержащие три резервируемых блока, мажоритарный элемент, сравнивающие устройства, триггеры, элементы ИЛИ, И.

Недостатком этих устройств является низкая надежность, обусловленная отказом функционирования всей системы при появлении второго отказа.

Известно резервированное устройство, содержащее три резервируемых блока, первую-третью схемы сравнения, первый-третий триггеры отказа, первый-третий элементы И, мажоритарный элемент, причем информационный вход устройства соединен с информационными входами первого-третьего резервируемых блоков, выходы которых соединены с первыми входами первого-третьего элементов И, выходы которых соединены с входами мажоритарного элемента, выход которого является информационным входом устройствам и соединен также с первыми входами первой-третьей схем сравнения, вторые входы которых соединены с выходами первого-третьего элементов И соответственно. Выходы первой-третьей схем сравнения соединены с установочными в (единицу) входами первого-третьего триггеров отказа соответственно, инверсные выходы которых соединены с вторыми входами первого-третьего элементов И соответственно.

Недостатком этого устройства является низкая надежность, обусловленная отказом функционирования всей системы при появлении второго отказа и невозможностью автоматического проведения процесса восстановления или перестройки структуры (реконфигурации), а также узкая область применения устройства вследствие ограниченного числа режимов функционирования.

Целью изобретения является повышение надежности устройства и расширение области его применения.

Это достигается тем, что в резервированное устройство, содержащее первый-третий резервируемые блоки, мажоритарный элемент, первую-третью схемы сравнения, триггер отказа, первый-четвертый блоки элементов И, причем информационный вход устройства соединен с информационными входами первого-третьего вычислительных модулей, выходы которых соединены с информационными входами первого-третьего блока элементов И соответственно, выход триггера второго отказа соединен с первыми управляющими входами первого-третьего блока элементов И, дополнительно введены дешифратор отказа, регистр отказов, четвертый блок элементов И, элемент И, первый-второй элементы ИЛИ, таймерный блок, выходной регистр, причем выходы первого-третьего резервируемых блоков соединены с первым-третьим входами мажоритарного элемента, выход которого соединен с первым входом четвертого блока элементов И, выход первого резервируемого блока также соединен с первыми входами первой, второй схем сравнения, выход второго резервируемого блока соединен также с вторым входом первой схемы сравнения и первым входом третьей схемы сравнения, выход третьего резервируемого блока соединен с вторыми входами второй, третьей схем сравнения, выходы первой-третьей схем сравнения соединены с первым-третьим входами дешифратора отказа соответственно, первый-третий выходы которого соединены с первым-третьим входами регистра отказов соответственно, четвертый выход дешифратора отказа соединен с установочным в единицу входом триггера отказа, выходы регистра отказов соединены с входами первого элемента ИЛИ, инверсный выход которого является выходом нормы устройства, прямой выход первого элемента ИЛИ является выходом снижения надежности устройства и соединен с управляющим входом регистра отказов, первый выход которого соединен с вторым управляющим входом третьего блока элементов И, второй выход регистра отказов соединен с вторым управляющим входом первого блока элементов И, третий выход регистра отказов соединен с вторым управляющим входом второго блока элементов И, выход триггера отказа соединен с инверсным входом четвертого блока элементов И, с управляющим входом таймерного блока и является выходом сигнала отсутствия резерва устройства, выходы первого-четвертого блоков элементов И соединены с выходами второго элемента ИЛИ, выход которого соединен с информационными входами выходного регистра, выход которого является информационным выходом устройства, выход элемента И соединен с синхровходом выходного регистра, второй тактовый вход резервированного устройства является тактовым входом таймерного блока, с первым управляющим выходом которого соединены инверсный вход элемента И, выход которого соединен с синхровходом выходного регистра, тактовый выход таймерного блока соединен с синхровходами первого-третьего резервируемых блоков, триггера отказа и регистра отказов, второй управляющий выход таймерного блока соединен с третьими управляющими входами первого-третьего блоков элемента И, таймерными выходами резервированного устройства являются первый выход останова, второй выход останова и выход индикации одноканальной конфигурации устройства.

Сущность изобретения состоит в повышении надежности системы посредством продолжения правильного функционирования системы при возникновении второго отказа методом автоматической реконфигурации системы в одноканальную структуру, а также в расширении области применения резервированного устройства с помощью таймерного блока, задающего временные режимы работы системы и путем формирования устройством сигналов, определяющих системы и путем формирования системы в различных режимах работы.

Введение следующих элементов и связей определяет соответствие предложенного технического решения критерию новизны.

Введение дешифратора отказа и обусловленных им связей позволяет распознавать первый и второй отказы для реализации парирования одного отказа с помощью мажоритарного элемента ИЛИ перестройки системы в одноканальную конфигурацию при втором отказе.

Введение регистра отказов и обусловленных им связей позволяет зафиксировать факт первого отказа для организации дальнейшего процесса реконфигурации системы при возникновении второго отказа с помощью первого-третьего блоков элементов И.

Введение триггера отказа и обусловленных им связей позволяет реализовать реконфигурацию системы путем управления переключения выходы системы из мажоритарной в одноканальную конфигу- рацию.

Введение четвертого блока элементов И и обусловленных им связей позволяет управлять подключением мажоритарной конфигурации к информационному выходу системы.

Введение элемента И и обусловленных им связей позволяет реализовать режимы останова системы, определяемых таймерным блоком.

Введение первого элемента ИЛИ и обусловленных им связей позволяет формировать два диагностических сигнала на выходах системы: cигнал нормы устройства, обусловленный отсутствием отказов, и сигнал снижения надежности системы, обусловленный появлением одного неисправного резервируемого блока (одного канала).

Введение второго элемента ИЛИ и обусловленных им связей позволяет соединять исправный канал к информационному выходу устройства.

Введение таймерного блока и обусловленных им связей позволяет реализовать три временных интервала функционирования системы для осуществления управления различными режимами ее работы.

Введение выходного регистра и обусловленных им связей позволяет предотвратить "проскакивание" неверной информации на выход устройства при возникновении второго отказа и процесса реконфигурации.

На фиг. 1 представлена функциональная схема резервированного устройства; на фиг. 2 представлена временная диаграмма работы резервированного устройства для двух случаев его функционирования.

Устройство (см. фиг. 1) содержит первый 1 третий 3 резервируемые блоки, мажоритарный элемент 4, первую 5 третью 7 схемы сравнения, триггер 8 отказа, первый 9 четвертый 12 блоки элементов И, элемент И 13, дешифратор 14 отказа, регистр 15 отказов, первый 16 второй 17 элементы ИЛИ, таймерный блок 18, выходной регистр 19, первый 20 тактовый вход устройства, информационный 21 вход, второй 22 тактовый вход устройства, первый 23 управляющий выход таймерного 18 блока, тактовый 24 выход таймерного 18 блока, второй управляющий 25 выход таймерного 18 блока, управляющий 26 вход таймерного блока, первый 27 выход останова устройства, второй 28 выход останова, выход 29 индикации одноканальной конфигурации устройства, информационный выход 30, выход 31 сигнала нормы устройства, выход 32 сигнала снижения надежности устройства, выход 33 сигнала отсутствия резерва устройства, причем информационный вход устройства соединен с информационными входами первого 1 третьего 3 резервируемых блоков (каналов), выходы которых соединены с информационными входами первого 9 третьего 11 блоков элементов И соответственно, выход триггера 8 отказа соединен с первыми управляющими входами первого 9 третьего 11 блоков элементов И, выходы первого 1 третьего 3 резервируемых блоков также соединены с входами мажоритарного элемента 4, выход которого соединен с первым входом четвертого блока элементов И 12, выход первого резервируемого блока 1 также соединен с первыми входами первой 5, второй 6 схем сравнения, выход второго 2 резервируемого блока соединен также с вторым входом первой 5 схемы сравнения и первым входом третьей 7 схемы сравнения, выход третьего 3 резервируемого блока соединен с вторыми входами второй 6, третьей 7 схем сравнения, выходы первой 5 третьей 7 схем сравнения соединены с входами дешифратора 14 отказа, первый третий выходы которого соединены с входами регистра 15 отказов.

Четвертый выход дешифратора 14 отказа соединен с установочным в единицу входом триггера 8 отказа, выходы регистра 15 отказов соединены с входами первого 16 элемента ИЛИ, инверсный выход которого является выходом 31 сигнала нормы устройства, а прямой выход первого 16 элемента ИЛИ является выходом 32 сигнала снижения надежности устройства и соединен с управляющим входом регистра 15 отказов, первый выход которого соединен с вторым управляющим входом третьего 11 блока элементов И. Второй выход регистра 15 отказов соединен с вторым управляющим входом первого 9 блока элементов И, третий выход регистра 15 отказов соединен с вторым управляющим входом второго 10 блока элементов И, выход триггера 8 отказа также соединен с инверсным входом четвертого 12 блока элементов И, с управляющим входом таймерного блока 18 и является выходом 33 сигнала отсутствия резерва устройства.

Выходы первого 9 четвертого 12 блоков элементов И соединены с входами второго 17 элемента ИЛИ, выход которого соединен с информационным входом выходного 19 регистра, выход которого является информационным 30 выходом устройства, первый (прямой) вход 13 элемента И является первым тактовым 20 входом устройства, второй 22 тактовый вход резервированного устройства является тактовым входом 22 таймерного блока 18, с первым 23 управляющим выходом которого соединены инверсный вход элемента И 13, выход которого соединен с синхровходом выходного 19 регистра, тактовый выход таймерного блока 18 соединен с синхровходами первого 1 третьего 3 резервируемых блоков, триггера 8 отказа и регистра 15 отказов, второй управляющий 25 выход таймерного блока соединен с третьими управляющими входами первого 9 третьего 11 блоков элемента И, таймерными выходами резервированного устройства являются первым 27 выход останова, второй 28 выход останова и выход 29 индикации одноканальной конфигурации устройства.

Назначение элементов резервированного устройства состоит в следующем.

Мажоритарный элемент 4 предназначен для парирования сбоев и одного отказа (отказа одного блока) в системе.

Первая 5 третья 7 схемы сравнения предназначены для сравнения выходной информации вычислительных модулей между собой для последующего определения одного и двух отказов в системе.

Первый 9 третий 11 блоки элементов И предназначены для осуществления подключения к выходу системы канала, определенного как исправный.

Четвертый 12 блок элементов И предназначен для подключения к информационному выходу устройства мажоритарной конфигурации устройства (мажоритарного элемента 4).

Пятый 13 элемент И предназначен для реализации режима останова устройства путем запрета прохождения тактовых импульсов первого тактового входа устройства на синхровход выходного регистра для сохранения верной информации.

Дешифратор 14 отказа предназначен для определения номера отказавшего блока при первом отказе и фиксации признака второго отказа устройства. Первый-третий выходы дешифратора имеют веса, равные 3, 5, 6 соответственно и определяют номер отказавшего первого-третьего резервируемых блоков соответственно.

Четвертый выход дешифратора, имеющий вес, равный 7, сигнализирует факт возникновения второго отказа устройства.

Регистр 15 отказа предназначен для запоминания номера резервируемого блока при первом отказе для подготовки выбора исправного резервируемого блока при реконфигурации.

Триггер 8 отказа предназначен для запоминания факта второго отказа в устройстве и подачи на выход 33 устройства сигнала одноканальной конфигурации для управления подключением мажоритарной или одноканальной конфигурации устройства в выходному 19 регистру с помощью первого 9 четвертого 12 блоков элементов И.

Первый элемент ИЛИ 16 предназначен для формирования сигналов нормы и снижения надежности устройства на соответствующих выходах системы.

Второй 17 элемент ИЛИ предназначен для подсоединения исправной конфигурации устройства к выходному 19 регистру.

Выходной 19 регистр предназначен для хранения и подачи верной информации на информационный выход 30 устройства для предотвращения "проскакивания" неверной информации при возникновении второго отказа.

Таймерный блок 18 предназначен для формирования трех (в данном случае) временных интервалов работы системы, в течение которых в зависимости от условий функционирования системы производится выбор режима ее работы.

Таймерный 18 блок на основе тактовой частоты второго 22 тактового входа устройства отсчитывает три интервала времени функционирования системы (устройства) и состоит из входного элемента И 34, счетчика 35, дешифратора интервалов 36, первого 37 третьего 39 триггеров интервалов, первого 40 третьего 42 элементов И, элемента ИЛИ 43, причем второй тактовый 22 вход устройства соединен с первым прямым входом входного элемента И 34, выход которого соединен с установочным в единицу входом первого 37 триггера интервалов, с управляющим входом дешифратора 36 интервалов, с входом счетчика 35, выход которого соединен с входами двухразрядного дешифратора 36 интервалов, первый выход которого соединен с установочным в ноль R-входом первого 37 триггера интервалов и установочным в единицу S-входом второго 38 триггера интервалов, второй выход дешифратора 36 соединен с R-входом (установочным в ноль) второго 38 триггера интервалов и установочным в единицу S-входом третьего 39 триггера интервалов, третий выход дешифратора соединен с установочным в ноль R-входом третьего 39 триггера интервалов.

Входы первого 37 третьего 39 триггеров интервалов соединены с первыми входами первого 40 третьего 42 элементов И соответственно, вторые входы которых соединены с управляющим 26 входом таймерного 18 блока. Выход первого 40 элемента И соединен с первым входом элемента ИЛИ 43 и является первым 27 выходом останова резервированного устройства. Выход второго элемента И 41 соединен с вторым входом элемента ИЛИ 43 и является вторым 28 выходом останова резервированного устройства. Выход третьего 43 элемента И является выходом индикации одноканальной конфигурации 29 резервированного устройства. Выход элемента ИЛИ 43 соединен с инверсными входами элемента И 13 и входного элемента И 34 таймерного блока 18.

Резервированное устройство работает следующим образом.

В исходном состоянии все элементы памяти обнулены. Цепи установки в ноль элементов памяти на предлагаемой функциональной схеме не показаны. На информационный 21 вход устройства подаются исходные данные для обработки в первом 1 третьем 3 резервируемых блоках. На первый 20, второй 22 тактовые входы подаются синхроимпульсы, сдвинутые по фазе. Величина продолжительности синхроимпульсов выбирается из расчета обеспечения переходных процессов при взаимодействии элементов схемы. Величина разности фаз тактовых импульсов на первом и втором тактовых входах устройства выбирается исходя из величины суммарного времени переходных процессов переключений элементов схемы NN 5-17, но меньше периода следования импульсов второго 22 тактового входа для предотвращения проскакивания неверной информации на выход 30 устройства до окончания переключения элементов на исправный резервируемый блок.

При поступлении тактовых импульсов на первый 20 и второй 22 тактовые входы устройства первый 1 третий 3 резервируемые блоки производят обработку информации, поступающей на вход 21, а таймерный 18 блок отсчет первого временного интервала функционирования устройства, который может характеризоваться возможностью обслуживания любого возникшего отказа путем останова функционирования устройства для его ремонта (поиска и устранения отказа). Обработанная информация с выходом первого 1 третьего 3 резервируемых блоков поступают на входы первой 5 третьей 7 схем сравнения, которые производят сравнение результатов между собой и в случае отсутствия сигналов несравнения позволяют предположить отсутствие отказов в системе. В этому случае дешифратор 14, регистр 15 отказов, триггер 8 отказа находится в нулевых состояниях и выходной нулевой потенциал триггера 8 отказа через инверсный вход четвертого 12 блока элементов И соединяет мажоритарную конфигурацию устройства с выходным регистром 19 и далее с информационным выходом 30 устройства, а также запрещает прохождение информации одноканальной конфигурации через первый 9 третий 11 блоки элементов И, диагностических сигналов через первый 40, второй 41, третий 42 элементов И таймерного блока 18.

При возникновении одного отказа любого резервируемого блока (канала) на выходе первой 5 третьей 7 схем сравнения формируется сигнал рассогласования, который с помощью дешифратора 14 отказа преобразуется в номер отказавшего резервированного блока (канала), который запоминается в регистре 15 отказов для подготовки подключения одного из двух оставшихся исправных резервируемых блока (канала) к выходному регистру 19 посредством первого 9 третьего 11 блоков элементов И. Система при этом продолжает функционировать в мажоритарной конфигурации, парируя отказ одного канала, так как триггер отказа 8 продолжает находиться в нулевом состоянии. С выхода регистра отказов 15 сигнал отказа через первый 16 элемент ИЛИ снимает единичный потенциал с выхода 31 сигнала нормы (т.е. исправны все 3 канала) устройства и формирует его на выходе 32 сигнал снижения надежности (исправны 2 канала). При возникновении второго отказа на трех выходах схем сравнения формируются три единицы, которые фиксируют факт второго отказа, но не позволяют определить номер отказавшего резервируемого блока. При этом триггер 8 отказа устанавливается в единичное состояние, единичный потенциал с выхода триггера 8 запрещает мажоритарную конфигурацию и готовит к подсоединению одноканальную конфигурацию. При этом соединяется тот выход резервируемого блока, который был подготовлен при первом отказе, вероятность исправного состояния которого при возникновении второго отказа равна 0,5.

При возникновении второго отказа в течение первого временного интервала функционирования, отсчитываемого таймерным блоком, единичный потенциал с выхода триггера 8 отказа разрешает формирование сигнала останова на первом 27 выхода останова. При этом функционирование системы прекращается, так как запрещается прохождение тактовых импульсов через элемент И 13 и входной 34 элемент И блока 18 система переводится в обслуживаемое состояние для поиска и устранения отказов.

По истечению первого временного интервала функционирования системы сбрасывается в ноль первый 37 триггер интервалов и устанавливается в единичное состояние второй триггер 38 интервалов, подготавливая формирование сигнала на втором выходе останова. Сигнал на этом выходе формируется при возникновении второго отказа, т.е. формировании на выходе триггера 8 отказа единичного потенциала. При этом аналогично первому временному интервалу функционирование системы прекращается, и в случае необслуживаемого периода ее применения система переводится в безопасное состояние, как и в первом случае запрещением синхроимпульсов.

По истечении времени второго интервала сигнал с третьего выхода дешифратора 36 интервалов устанавливает в ноль второй 38 триггер интервалов и в единичное состояние третий 39 триггер интервалов, единичный потенциал с выхода которого подготавливает открытие третьего 42 элемента И для формирования единичного сигнала на выходе индикации 29 одноканальной конфигурации устройства, а также открытие первого 9 третьего 11 блоков элементов И для соединения одного из резервируемых блоков с выходным регистром 19. При возникновении второго отказа в течение третьего временного интервала применения системы, который может характеризоваться необслуживаемыми условиями ее работы, допускающими дальнейшее функционирование (применение) с любой вероятностью, единичный потенциал с выхода триггера 8 отказа, поступая на управляющие входы первого 9 третьего 11 блоков элементов И, соединяет один из двух оставшихся после первого отказа выходов резервируемых блоков через второй элемент ИЛИ 17 с выходным 19 регистром. При этом с вероятностью, равной 9, 5, второй отказ может произойти с одним из двух оставшихся после первого отказа резервируемых блоков, один из которых подготовлен к подключению к выходному 19 регистру.

Единичный сигнал с выхода триггера 8 отказа формирует сигнал отсутствия резерва на соответствующем выходе 33 резервированного устройства.

Выходной регистр 19 по сигналам синхроимпульсов второго тактового входа записывает результаты обрабатываемой дискретной информации для подачи на информационный выход устройства.

На фиг. 2 представлена временная диаграмма работы резервированного устройства для двух ситуаций функционирования.

В первой ситуации (t₀-t₃) происходит сначала отказ первого резервируемого блока в момент t₁, а затем второй отказ в момент t₂ в течение первого временного интервала функционирования. При этом в момент второго отказа происходит запрещение трактирования устройства по двум тактовым входам и отсутствие синхроимпульса второго тактового входа не позволяет записать неверную информацию в выходной регистр, проскочившую на выход четвертого 12 блока элементов И. Происходит останов устройства.

Во второй ситуации (t₄-t₆) рассматриваются два отказа в третьем временном интервале функционирования устройства. При этом происходит сначала отказ второго блока (t₅), затем отказ первого блока. С помощью выходного сигнала триггера 8 отказа устройство подключает на информационный выход (t₆) выход третьего блока через элемент И 11.

Оценим технико-экономическую эффективность предлагаемого устройства по отношению к прототипу через величину вероятности безотказной работы, исходя из положения, что при возникновении второго отказа происходит отказ всего известного устройства, а в предлагаемом устройстве продолжается правильное функционирование с вероятностью, равной 0,5, в одноканальной конфигурации. Вероятность безотказной работы прототипа (Р_пр) определяется как Р_пр=(3p²-2p³)Р_мэ, где Р вероятность безотказной работы (ВБР) одного вычислительного канала; Р_эм ВБР мажоритарного элемента (восстанавливающего органа).

Выражение ВБР изобретения (P_из) с учетом одноканальной конфигурации примет вид: Р_из= (3p²-2p³)P_мэ+3p(1-p)² ˙0,5 p_к, где Р_к ВБР средств коммутации одноканальной конфигурации.

Оценим абсолютное приращение надежности (ΔР) изобретения по отношению к ΔР=Р_из-Р_пр=(3p²-2p³)P_мэ+3p(1-p)² x x 0,5 p_к-(3p²-2p³)P_мэ=3p(1-p)²˙0,5˙p_к Предположим, что вероятность безотказной работы вычислительного канала Р, мажоритарного элемента Р_мэ, средств коммутации Р_к имеют значения 0,9; 0,95; 0,99 соответственно.

Произведем примерный расчет приращения в надежности изобретения по отношению к прототипу через вероятность отказа канала q, мажоритарного элемента q_м, коммутационных элементов q_к, используя вычислительные величины 0,1; 0,05; 0,01 соответственно. Тогда вероятность отказа прототипа может быть равна: Q_пр= 3q²-2q³+q 0,0780 Вероятность отказа изобретения рассчитаем следующим образом: Q_из= 3q²-2q³- 3q²(1-q)·0,5+q 0,0245
Определим приращение надежности изобретения по отношению к прототипу
δQ · 100% · 100 ·100% 68%
Таким образом, изобретение может обеспечить приращение в надежности по отношению к прототипу до 68%
Следующим преимуществом предлагаемого устройства является продолжение функционирования системы в условиях двух отказов. Низкая вероятность правильного функционирования при этом, равная 0,5, компенсируется довольно низкими аппаратными затратами на реализацию алгоритма автоматического восстановления, что позволяет применять предлагаемое устройство в простых и дешевых системах управления и контроля. Взаимодействие сигналов таймерного блока и диагностических сигналов устройства о количестве работоспособных каналов позволяет реализовать управление техническим состоянием системы в зависимости от внешних условий применения (в данном случае по временным параметрам функционирования). Это может значительно расширить область применения предлагаемого устройства, что является одной из целей изобретения).

Таким образом, предлагаемое устройство по сравнению с прототипом обладает возможностью продолжения функционирования в условиях двух отказов, обеспечивая приращение надежности до 68% имеет большую область применения посредством управления техническим состоянием системы и имеет низкие аппаратные затраты алгоритма восстановления работоспособного состояния после второго отказа.

Формула изобретения

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ И РЕЗЕРВИРОВАНИЯ ИНФОРМАЦИОННОЙ СИСТЕМЫ, содержащее регистр отказов, три блока сравнения, подключенных выходами равенства к соответствующим входам дешифратора отказа, элемент ИЛИ и выходной регистр, группа выходов которого является информационным выходом устройства, первые группы информационных входов первого и второго блоков сравнения объединены и являются первым информационным входом устройства, служащим для получения выхода первого резервируемого блока, первая группа информационных входов третьего блока сравнения и вторая группа информационных входов первого блока сравнения объединены и являются вторым информационным входом устройства, служащим для подключения выхода второго резервируемого блока, вторые группы информационных входов второго и третьего блоков сравнения объединены и являются третьим информационным входом устройства, служащим для подключения выхода третьего резервируемого блока, отличающееся тем, что в устройство введены таймерный блок, четыре блока элементов И, блок элементов ИЛИ, элемент И, мажоритарный элемент и T-триггер отказа, подключенный входом к первому выходу дешифратора отказа, соединенного вторым, третьим и четвертым выходами с соответствующими информационными входами регистра отказов, подключенного первым, вторым и третьим разрядными входами к соответствующим входам элемента ИЛИ и первым входам соответственно первого, второго и третьего блоков элементов И, группы входов которых объединены соответственно с первой, второй и третьей группами информационных входов мажоритарного элемента и являются соответственно первым, вторым и третьим информационными входами устройства, группа выходов мажоритарного элемента соединена с группой входов четвертого блока элементов И, инверсный вход которого подключен к вторым входам первого, второго и третьего блоков элементов И, управляющему входу таймерного блока, прямому выходу T-триггера и является выходом "Отсутствие резерва" устройства, группы выходов с первого по четвертый блоков элементов И соединены с соответствующими группами входов блока элемента ИЛИ, подключенного группой выходов к группе информационных входов выходного регистра, связанного синхронизирующим входом с выходом элемента И, подключенного первым инверсным входом к первому управляющему выходу таймерного блока, соединенного тактовым выходом с C-входом T-триггера и синхронизирующим входом регистра отказов, а вторым управляющим выходом с третьими входами первого, второго и третьего блоков элементов И, тактовый выход таймерного блока является управляющим выходом устройства, служащим для подключения управляющих входов первого, второго и третьего резервируемых блоков, прямой вход элемента И и тактовый вход таймерного блока являются соответственно первым и вторым тактовыми входами устройства, первый и второй сигнальные выходы таймерного блока являются соответственно первым и вторым сигнальными выходами останова устройства, третий сигнальный выход таймерного блока является выходом "Одноканальная конфигурация" устройства, прямой выход элемента ИЛИ соединен с инверсным управляющим входом регистра отказов и является сигнальным выходом "Снижение надежности" устройства, инверсный выход элемента ИЛИ является выходом "Норма" устройства.

РИСУНКИ

Рисунок 1, Рисунок 2