Система для обработки запросов на доступ к шине

 

Изобретение относится к системам обработки запросов, в частности к системе, переключающей микропроцессор в состояние прерывания в ответ на запрашивающий прерывание сигнал и соединяющей микропроцессор с локальной шиной центрального процессорного устройства (СРU) на предопределенный минимальный период времени. Цель изобретения - повышение быстродействия. Для этого система содержит счетчик 1, логический блок 2, блок 5 управления шиной и центральный арбитр 20. 2 ил.

Изобретение относится к системам обработки запросов, в частности к системе, переключающей микропроцессор в состояние прерывания в ответ на запрашивающий прерывание сигнал и соединяющий микропроцессор с локальной шиной центрального процессорного устройства (CPU) на предопределенный минимальный период времени.

Цель изобретения повышение быстродействия.

На фиг.1 изображена блок-схема компьютерной системы, которая включает в себя систему для обработки запросов на доступ к шине и соединения микропроцессора; на фиг.2 принципиальная схема, реализующая прерывание и соединение микропроцессора в соответствии с настоящим изобретением.

Компьютерная система включает (фиг.1) счетчик 1, логический блок 2, шину 3 центрального процессорного устройства, микропроцессор 4, блок 5 управления шиной, буфер 6, шину 7 адреса, шину 8 данных, шину 9 управляющих сигналов, системную шину 10, фиксатор (буфер 11), декодер 12, планарную шину 13 ввода-вывода, шину 14 адреса, шину 15 данных, шину 16 сигналов управления, первое планарное устройство ввода-вывода 17, n-ое планарное устройство ввода-вывода 18, контроллер 19 прямого доступа к памяти, центральный арбитр 20, буфер 21, контроллер 22 памяти, память 23, микроканальную шину 24, микроканальные гнезда 25, гнезда 26 для приводов твердых и гибких дисков.

Выход сигнала "запрос прерывания" центрального арбитра 20, который прежде соединялся с входом "Прерывание" микропроцессора в известных компьютерных системах, теперь соединен с логическим блоком 2 и на фигурах обозначен HLDREQ. Вход HOLP микропроцессора 4 в настоящем изобретении ни с чем не соединен (более точно он удерживается в неактивном состоянии). В свою очередь блок 2 создает сигнал ("отделения, прекращение связи") BCKOFF, который поступает на вход BOFF микропроцессора 4. Когда штырек BOFF микропроцессора 4 становится активным, процессор 80486 немедленно прекращает осуществление управления локальной шиной центрального процессорного устройства вне зависимости от состояния текущего цикла шины процессора. Обратите внимание, что функция процессорного входа BOFF отличается от таковой входа HOO. Когда на входе НОО появляется активный сигнал, как в известной системе, и процессор занят исполнением цикла атомарной передачи, процессор ждет до окончания атомарной передачи, прежде чем прекратит управление шиной.

Аналогично выход "подтверждение прерывания" (более точно, НО ОА) микропроцессора 4, который прежде был соединен с центральным арбитром 20 в компьютерной системе известного уровня техники, остается свободным, не соединен с чем-либо в соответствии с настоящим изобретением. В свою очередь блок 2 генерирует сигнал НОАСК, который поступает обратно на центральный арбитр 20 и блок 5 управления шиной.

Счетчик/таймер LOK BUS соединен с блоком 2. Сигнал LOCKBUS задает предопределенную минимальную длительность "соединения" процессора, когда он не воздействует с локальной шиной центрального процессора устройства.

Более подробно соединения блока 2 и счетчика 1 с компьютерной системой проиллюстрированы блок-схемой, представленной на фиг.2. Предпочтительно, чтобы в качестве счетчика 1 был использован счетчик на интегральной схеме 74F393, хотя можно также использовать другие известные счетные схемы. Тактовый вход (только первой секции) счетчика 1 соединен с системной линией тактирования центрального процессорного устройства. Когда сигнал LOCKBUS неактивен, т. е. находится на высоком уровне, счетчики обнуляются и фактически бездействуют. Когда сигнал становится активным (т.е. переходит на низкий уровень), начинают работать счетчики, а спустя 64 тактовых периода центрального процессорного устройства сигнал ТОС переходит на высокий уровень. Выход ТОС также можно соединить с другими выходами счетчика 1, например, если его соединить с выходом QВ второй половины счетчика 1, сигнал ТОС будет переходить на высокий уровень, спустя 32 тактовых периода центрального процессорного устройства после подачи активного сигнала LOKCBUS.

Ознакомление с уравнением для LOCKBUS становится разрешающим, когда находится на высоком уровне, первая группа из трех членов делает сигнал LOCKBUS активным (т.е. переводит на низкий уровень) cразу же после перехода сигнала HLPREQ к неактивности (т.е. на низкий уровень). (Непосредственно после перехода сигнала НLPREQ на неактивный низкий уровень сигнал BCKOFF остается на активном низком уровне). Вторая группа из трех членов удерживает сигнал LOCKBUS на активном низком уровне до того момента, когда либо истечет предопределенный отрезок времени (т.е. сигнал ТОС перейдет на высокий уровень), либо окажется, что центральное процессорное устройство работало вхолостую, что засвидетельствовали выборки двух последовательных тактов (т.е. сигнал IDLE перешел на низкий уровень).

Поэтому член LOCKBUS введен в уравнение для BCKOFF для того, чтобы прерывание процессора не длилось бы столько же времени, сколько сигнал LOCKBUS находится в активном состоянии. Уже после беглого ознакомления с уравнением для BCKOFF заметно, что член LOCKBUS входит в каждую из первых трех групп. Однако BCKOFF может стать активным (перейти на низкий уровень), если будут удовлетворены условия в каждой отдельной из первых трех членских групп (четвертая группа членов просто возвращает BCKOFF в неактивность, когда HLDREQ становится неактивным). Следовательно, сигнал BCKOFF не может стать активным (перейти на низкий уровень), пока LOCKBUS является активным (т.е. имеет низкий уровень). Таким образом, пока сигнал LOCKBUS активен (низкого уровня), процессор 4 управляет шиной, или другими словами, процессор "присоединен" к шине.

Как видно из уравнения для ВСКОFF, первая группа из семи членов заставляет сигнал ВСКОFF становиться активным в конце любого неопределенного (non-cacheable) шинного цикла. Поэтому эта группа членов ответственна за прекращение ранее упомянутых 16-байтовых медленных атомарных передач (поскольку эти медленные передачи ведутся из неоперативной памяти (non-cacheabl memory)). Эта же группа членов делает сигнал BCKOFF активным в конце каждого обычного цикла шины ввода-вывода. Поскольку эта первая группа членов ждет окончания текущего шинного цикла (первый член группы нуждается в CPURPY, чтобы перейти на низкий уровень и обеспечить активность сигнала ВСКОFF), она следит за тем, чтобы одиночные шинные передачи имели вид атомарных порций.

Вторая группа из семи членов в уравнении ВСКОFF делает сигнал BCKOFF активным (переводит на низкий уровень) в конце каждого оперативного шинного цикла. В предпочтительном варианте оперативная (сасheable) память должна иметь ширину 32 бита данных. Этим гарантируется, что эти передачи для своего завершения потребуют лишь четыре внутренних шинных цикла, или около 2 мкс (4 передачи х 0,5 мкс (передача 2 мкс)).

Третья группа членов в уравнении для BCKOFF делает сигнал BCKOFF активным, если в текущий момент не активна локальная шина центрального процессорного устройства. И четвертая группа членов удерживает BCKOFF активным до момента, когда сигнал HLDREQ вновь станет неактивным.

В уравнении HLDACK (подтверждение прерывания) первая группа из трех членов делает сигнал HLDACK активным (переводит на высокий уровень), спустя один тактовый период после перехода сигнала BCKOFF в активное состояние (на низкий уровень). И вторая группа из двух членов удерживает HLDACK в активном состоянии, пока сигнал HLPREQ не вернется в состояние неактивности. Ниже приводятся уравнения программируемой логической матрицы, реализующей блок 2: BCKOFF: (BCKOFF HLPREQ BUSCYC CACHABLE CPURPY CPULOCK LOCKBUS) или (BCKOFF HLPREQ CACHABLE BRSTLAST BRSTRPY CPULOCK LOCKBUS) или (BCKOFF HLPREQ BUSCYC APSTS CPULOCK LOCKBUS) или (! BCKOFF HLPREQ) HLPACK: (! BCKOFF HLPREQ HLPACK) или (HLPACK HLPREQ) LOCKBUS: (! HLPREQ BCKOFF LOCKEH) или (! LOCK BUS TOC IPLE) IOLESAMP: (IPLESAMP APSTS BUS CYC LOCKBUS TIC TICPLY) или (IPLESAMP APSTS BUS CYC LOCKBUS TIC TICPLY) или (! IPLESAMP APSTS BUSCYC LOCBUS) IPLE: (! IPLESAMP APSTS BUS CYC LOCBUS TIC TICPLY) или (IPLESAMP APSTS BUS CYC LOCKBUS TIC TICPLY) TICPLY: TIC BUS CYC: (! APSTS RESET BCKOFF) или (! BUS CYC c PURPY BRSTPLY RESET) или (IBUSCYC CPURPY BRSTLAST RESET) CACHABLE: (! BUS CYC W/R M/10 PCP KEN RESET) или (! CACHABLE CPYRPY BRSTLAST KEN RESET)
CPURPY: BUSCYCPLY BUSRPY CACHABLE BUSCYC
BRSTRPY BUSCYCPLY BUSRPY CACHABLE
BUSCYCPLY: BUSCYC
KEN KEHA ENCACHE BUSCYC
KEHA (M/10 A31 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17) или (M/10 A31 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17) или (M/10 A31) или (M/10 ROMEN A31 A26 A25 A24 A23 A22 A21 A20 A19 A18 A17) или (! M/10) или (M/10 A31 A26 A25 A24 A23 CENO)
Перечисленные ниже символы в спецификации и формуле имеют следующие значения.

Символ Определение Логическое НЕТ, т.е. логическое
Отрицание
η Логическое И
ор Логическое ИЛИ
"Синхронные равны". Этот символ предполагает, что член на левой стороне уравнения тактируется фронтом тактового сигнала центрального процессорного устройства. Другими словами, в течение любого заданного тактового периода центрального процессорного устройства логическое состояние члена с левой стороны уравнения равно выражению с правой стороны уравнения, если члены с правой стороны оцениваются (более точно, непосредственно перед) в начале фронта тактового сигнала.

"Асинхронные равные". Этот символ подразумевает, что член с левой стороны уравнения равен в обычном смысле выражению с правой стороны уравнения. Не пpедполагается тактирование.

Определение, проставленное в начале параграфа и заключенное в круглые скобки, является обозначением назначения штырька процессора INTEL, и это означает, что соответствующий сигнал поступает на этот штырек процессора (например, сигнал APSTS поступает на процессорный штырек APS).

APSTS /APS/ "Состояние адреса", активен на низком уровне. Этот выходной сигнал указывает, что действительны сигналы, определяющие адрес и шинный цикл (например, W/R /записывание/считывание/, M/10 /память/ввод-вывод/ и т.п. ).

Ахх/AXX/ "Адрес хх". Адресная линия центрального процессорного устройства номер "хх".

BCKOFF /BOFF/ активен на низком уровне. Этот выходной для PAL схемы и входной для центрального процессорного устройства сигнал заставляет центральное процессорное устройство немедленно прекратить управление шиной, т.е. предоставить ей возможность "плавать".

B PSTLAST /BLAST/ "последняя пачка", активен на низком уровне. Этот выходной сигнал центрального процессорного устройства означает, что "пачковый" шинный цикл (многоцикловая передача данных) завершится, когда входной сигнал B PSTRPY вновь станет активным.

BRSTRPY /BRPY/ "пачка готова", активен на низком уровне. Этот выходной для PАL (программируемой матричной логики) и входной для центрального процессорного устройства сигнал означает, что внешняя система поместила действительные данные на шину в ответ на запрос считывания или приняты данные от шины в ответ на запрос записывания от центрального процессорного устройства. Этот сигнал исполняет такую же функцию в течение "пачкового" цикла, что и сигнал CPURPY в течение "непачкового" цикла.

BUSCYC "Шинный цикл", активен на низком уровне. Этот сигнал создает PAL для использования внутри себя. Сигнал BUSCYC означает, что в текущий момент центральное процессорное устройство исполняет внешний шинный цикл.

BUSCYCPLY. Этот сигнал BUS CYC, задержанный на один тактовый период центрального процессорного устройства.

BUSRPY. Этот сигнал, поступающий на вход РАL от внешней системы, означает, что на шину помещены действительные данные в ответ на запрос считывания. Сигнал BUSRPY не делает различия между пачковыми и непачковыми передачами. Сигнал BUSRPY обычно передается по одной из линий управления шины центрального процессорного устройства.

CACHABLE активен на низком уровне. Сигнал CACHABLE создает PAL схема для использования внутри себя, и он означает, что в текущий момент центральное процессорное устройство выполняет цикл считывания оперативной (cacheable) памяти.

CENO, этот сигнал поступает на вход РАL схемы от планарного устройства ввода-вывода и разрешает кэширование (caching) адресных ячеек в диапазоне от 8 до 16 Мегабайт, когда находится в активном состоянии (т.е. на низком уровне).

CPULOCK /LOCK/, активен на низком уровне. Этот выходной сигнал центрального процессорного устройства означает, что центральное процессорное устройство выполняет цикл "считывание-модификация-записывание" и что шина не должна освобождаться от управления со стороны центрального процессорного устройства, пока активен сигнал CPULOCK.

CPURPY /RPY/ "Центральное процессорное устройство готово", активен на низком уровне. Этот выходной для РАL и входной для центрального процессорного устройства сигнал означает, что внешняя система поместила действительные данные на шину в ответ на запрос считывания или что внешняя система приняла данные от шины в ответ на запрос записывания от центрального процессорного устройства. Этот сигнал выполняет такую же функцию в течение "непачкового" цикла, что сигнал BRSTRPY в течение "пачкового" цикла.

ENCACHE этот сигнал, поступающий на вход РАL схемы от планарного устройства ввод-вывода, безусловно запрещает кэширование, когда имеет высокий уровень.

HLPACK "подтверждение прерывания", активен на высоком уровне. Этот выходной сигнал РАL схемы означает для внешних систем, что центральное процессорное устройство освободило шину.

HLPREQ "запрос прерывания", активен на высоком уровне. Этот входной сигнал РАL схемы делается активным внешней системой (например, другим хозяином шины), когда эта внешняя система нуждается в том, чтобы центральное процессорное устройство освободило шину от своего управления.

IDLE активен на низком уровне. Сигнал используется внутри РАL схемы и активен, когда две последовательные выборки показали, что центральное процессорное устройство работает вхолостую.

IPLESAMP "выборка на холостую работу", активен на низком уровне, РАL схема делает выборки стробированием нарастающего и спадающего фронтов сигнала ТIC для определения состояния центрального процессорного устройства, и если центральное процессорное устройство работает вхолостую и занимает шину, переводит сигнал IPLESAMP на активный (нижний) уровень.

KEN /КЕН/ "Разрешение кэширования, активен на низком уровне. Если этот выходной для РАL и входной для центрального процессорного устройства сигнал активен и текущий цикл центрального процессорного устройства можно кэшировать, то текущий цикл будет преобразован в цикл заполнения линий кэширования.

KENA "Альтернативное разрешения кэширования" разновидность сигнала KEN.

LOCKBUS активен на низком уровне. Этот сигнал создают РАL и LOCKBUS счетчик/таймер. Если центральное процессорное устройство не бездействует, сигнал LOCKBUS устанавливает минимальную продолжительность соединения центрального процессорного устройства с шиной.

LOCKEN "Разрешение на соединение с шиной". Этот сигнал, поступающий на вход РАL от внешнего планарного устройства ввода-вывода, которое может работать под программным управлением. Когда активен (на высоком уровне), этот сигнал разрешает выполнение функции LOCKBUS.

M/10 /М/10/ "Память ввод-вывод". Этот определенный шинный цикл сигнал появляется на выходе центрального процессорного устройства и указывает на цикл памяти, если на высоком уровне, и цикл ввода-вывода, если на низком уровне.

РСР /РСР/ "Страничное кэширование запрещено", активен на высоком уровне. Этот сигнал на выходе центрального процессорного устройства означает, что текущий адрес внутренне не кэшируется.

RESET активен на высоком уровне. Этот входной сигнал центрального процессорного устройства заставляет его начать выполнение программы с определенного адреса и в определенном состоянии.

ROMEN. Этот сигнал, поступающий на вход PAL от планарного устройства ввода-вывода, разрешает кэширование адресов РОМ памяти в интервале EOOOO- FFFFF, когда на высоком уровне (активен).

ТIC. Этот сигнал LOCKBUS счетчика-таймера разрешен всякий раз, когда активен (на низком уровне) сигнал LOCKBUS. Его частота равна частному от деления тактовой частоты центрального процессорного устройства на 16.

TICPLY "Задержанный ТIC". Этот сигнал TIC, задержанный на один тактовый период центрального процессорного устройства.

ТОС. Этот сигнал на выходе LOCKBUS cчетчика/таймера переходит и остается на высоком уровне предопределенное количество тактовых циклов (например, 32 или 64) после разрешения работать LOCKBUS счетчику. Этот сигнал используется для отсчета времени работы LOCKBUS устройства.

W/R /W/R/ записывание /считывание/. Этот сигнал, определяющий цикл шины, появляется на выходе центрального процессорного устройства, указывая на цикл записывания, если находится на высоком уровне, и на цикл считывания, если находится на низком уровне.

Формула изобретения

Система для обработки запросов на доступ к шине, содержащая центральный арбитр, блок управления шиной, отличающаяся тем, что, с целью повышения быстродействия, она содержит логический блок и счетчик, причем тактовый вход системы подключен к счетному входу счетчика и первому входу логического блока, первый выход которого соединен с входом сброса счетчика, первый и второй выходы которого соединены с вторым и третьим входами логического блока, четвертый вход которого соединен с выходом запроса прерывания центрального арбитра, вход подтверждения прерывания которого соединен с одноименным входом блока управления шиной и вторым выходом логического блока, третий выход которого является выходом системы дня подключения к входу "Прекратить управление шиной" микропроцессора, пятый вход логического блока подключен к входу системы для подключения к входу "Разрешение соединения с шиной" устройства ввода-вывода.

РИСУНКИ

Рисунок 1, Рисунок 2