Цифровой регулятор для многодвигательного электропривода

 

Использование: в области автоматизированных систем регулирования с цифровым управлением для управления многодвигательными электроприводами бумагоделательных машин. Сущность: цифровой регулятор для многодвигательного электропривода в каждом канале управления содержит вторую микроЭВМ, блок аналоговых регуляторов, два блока памяти, блок ввода-вывода релейных и логических сигналов, два блока последовательного ввода/вывода управляющей информации шины данных, управления, адреса внешних устройств и шины входных каналов связи второй микроЭВМ соединены с соответствующими шинами второго блока ввода-вывода управляющей информации, блоков ввода и вывода релейных и логических сигналов, вторые шины данных, управления и адреса второй микроЭВМ соединены с соответствующими шинами первого и второго блоков памяти. Это позволяет увеличить надежность управления системы многодвигательного электропривода, построить различные системы многодвигательного электропривода, реализовать различные виды цифроаналоговых регуляторов. 6 з.п. ф-лы, 13 ил.

Изобретение относится к области автоматизированных систем управления и может быть использовано для управления многодвигательными электроприводами бумагоделательных машин.

Известен цифровой регулятор для многодвигательного электропривода, содержащий первый триггер, элемент ИЛИ, первый формирователь импульсов, соединенный входом с выходом задатчика скорости, а выходом через последовательно соединенные первый задатчик скорости и первый счетчик с входами первого элемента И генератор импульсов, подключенный выходом через первый ключ к управляющему входу первого счетчика, через делитель частоты к управляющему входу реверсивного счетчика и к входу второго счетчика, а через последовательно соединенные первый переключатель, регистр, блок памяти и реверсивный счетчик к первым входам второго и третьего триггеров, соединенных выходами с первым и вторым входами коммутатора, подключенного выходами к соответствующим входам асинхронного двигателя, второй переключатель, четвертый триггер, дополнительно установлены третий и четвертый формирователи импульсов, второй и третий ключи, третий элемент И, задатчик направления и последовательно соединенные второй задатчик скорости, третий счетчик и четвертый элемент И [1] Недостатками являются невозможность организовать локальную вычислительную сеть для многодвигательного электропривода; для организации управления приводом требуется установка дополнительного оборудования, что значительно усложняет устройство; невозможность перестроить систему под многообразие требований электроприводов.

Наиболее близкой к предлагаемой цифровой системе управления для многодвигательного электропривода по технической сущности является цифровая система управления, содержащая n каналов управления по числу электродвигателей, каждый из которых содержит первую микроЭВМ, блок оперативного запоминающего устройства (ОЗУ), первый блок ввода/вывода управляющей информации со входами для ввода сигнала от датчика скорости, блок ввода/вывода аналоговых сигналов, блок ввода/вывода релейных и логических сигналов со входами и выходами для ввода и вывода управляющих сигналов от внешних устройств, причем первые входы/выходы данных первой микроЭВМ соединены через первую одноименную шину соответственно со входами/выходами блока последовательного ввода/вывода управляющей информации и блока ввода/вывода аналоговых сигналов, первые выходы адреса и управления первой микроЭВМ через первые одноименные шины соединены со входами блока ввода/вывода аналоговых сигналов, вторые входы/выходы данных, выходы управления и адреса первой микроЭВМ через вторые одноименные шины соединены соответственно с первыми входами/выходами и входами блока ОЗУ, первый канал управления содержит энергонезависимый блок памяти, первые выходы данных и первые входы управления и адреса которого подключены ко вторым одноименным шинам первой микроЭВМ [2] Недостатками являются обмен с другими цифровыми регуляторами многодвигательного электропривода осуществляется по параллельной шине MULTIBUS, что требует специальных кабелей связи; применение параллельной шины MULTIBUS ограничивает длину шины (максимум 30 м) при связи с другими регуляторами многодвигательного электропривода; режимы регулирования скорости и управления электроприводом не разделены, что усложняет алгоритм функционирования и снижает быстродействие.

Целью изобретения является повышение надежности и унификации цифровой системы управления для многодвигательного электропривода путем децентрализации функций управления и регулирования, повышения быстродействия регулирования, упрощения алгоритмов и написания программ, применения для многодвигательного электропривода стандартных алгоритмов регулирования и аппаратной части для всего многообразия секционных приводов, более качественной обработки алгоритма управления, организации энергонезависимой памяти в цифровой системе управления, существенного сокращения связей, улучшения управляемости системы.

Поставленная цель достигается тем, что в цифровом регуляторе для многодвигательного электропривода, содержащем n каналов управления по числу электродвигателей, каждый из которых содержит первую микроЭВМ, блок оперативного запоминающего устройства (ОЗУ), первый блок последовательного ввода/вывода управляющей информации со входами для ввода сигнала от датчика скорости, блок ввода/вывода аналоговых сигналов, блок ввода/вывода релейных и логических сигналов со входами и выходами для ввода и вывода управляющих сигналов от внешних устройств, причем первые входы/выходы данных первой микроЭВМ соединены через первую одноименную шину соответственно со входами/выходами блока последовательного ввода/вывода управляющей информации и блока ввода/вывода аналоговых сигналов, первые выходы адреса и управления первой микроЭВМ через первые одноименные шины соединены со входами блока ввода/вывода аналоговых сигналов, вторые входы/выходы данных, выходы управления и адреса первой микроЭВМ через вторые одноименные шины соединены соответственно с первыми входами/выходами и входами блока ОЗУ, первый канал управления содержит энергонезависимый блок памяти, первые выходы данных и первые входы управления и адреса которого подключены ко вторым одноименным шинам первой микроЭВМ, в каждый канал управления введены вторая микроЭВМ, второй блок последовательного ввода/вывода управляющей информации, первые входы и выходы которого предназначены для подключения к линии связи локальной вычислительной сети, блок аналоговых регуляторов с первыми входами для ввода обратных связей по току и скорости и выходами для вывода сигналов управления электроприводом, причем первые входы/выходы данных и выходы управления и адреса второй микроЭВМ через одноименные шины соединены соответственно с входами/выходами и входами блока ввода/вывода релейных и логических сигналов, входы/выходы данных и входы управления второго блока последовательного ввода/вывода управляющей информации подключены к первым одноименным шинам второй микроЭВМ, а вторые входы и выходы предназначены для организации каналов связи со второй микроЭВМ, вторые входы/выходы данных и выходы управления и адреса второй микроЭВМ через вторые одноименные шины соединены соответственно с вторыми входами/выходами и входами блока ОЗУ, а в первом канале управления дополнительно с соответствующими вторыми входами/выходами и входами энергонезависимого блока памяти, вторые входы и выходы блока аналоговых регуляторов каждого канала управления соединены со входами и выходами блока ввода/вывода аналоговых сигналов, а входы/выходы данных и входы управления этого блока подключены к первым одноименным шинам первой микроЭВМ, первый блок последовательного ввода/вывода управляющей информации снабжен входами и выходами, предназначенными для подключения ко второй линии связи локальной вычислительной сети, и входами и выходами, предназначенными для организации каналов связи первой микроЭВМ, в каждый из (n-1) каналов управления введен блок энергонезависимой памяти, первые выходы данных и первые входы управления и адреса которого подключены ко вторым одноименным шинам первой микроЭВМ, а вторые входы/выходы данных и входы управления и адреса к одноименным вторым шинам второй микроЭВМ, при этом первая и вторая микроЭВМ выполнены с возможностью реализации алгоритмов, приведенных в описании на чертежах фиг.10, 11, 12, 13.

Кроме того, в цифровом регуляторе блок ОЗУ может содержать восемь формирователей входных сигналов, статическое оперативно-запоминающее устройство, два дешифратора строк, два узла установки конфигурации электропривода, четыре буферных регистра-формирователя выходных сигналов, при этом входы первого и пятого формирователей входных сигналов являются первыми входами адреса блока, а входы третьего и шестого формирователей входных сигналов являются первыми входами управления, объединенные входы и выходы первого и третьего буферных регистров-формирователей являются первыми входами/выходами данных блока, входы второго и седьмого формирователей входных сигналов являются вторыми входами адреса, входы четвертого и восьмого формирователей входных сигналов являются вторыми входами управления, объединенные входы и выходы второго и четвертого буферных регистров-формирователей выходных сигналов являются вторыми входами/выходами данных блока, выходы первого и второго формирователей входных сигналов подключены к адресным входам статического оперативно-запоминающего устройства, входы выборки которого соединены с выходами третьего и четвертого формирователей входных сигналов, выходы которых подключены ко входам управления первого и второго буферных регистров-формирователей выходных сигналов, вторые входы/выходы которых связаны с входами-выходами данных статического оперативно-запоминающего устройства, пятый формирователь входных сигналов выходами связан через последовательно-соединенные первый дешифратор строк, первый узел установки конфигурации электропривода с входами третьего буферного формирователя выходных сигналов, выходы шестого формирователя входных сигналов соединены со входами управления первого дешифратора строк и третьего буферного регистра-формирователя выходных сигналов, седьмой формирователь входных сигналов выходами связан через последовательно соединенные второй дешифратор строк, второй узел установки конфигурации электропривода со входами четвертого буферного формирователя выходных сигналов, выходы восьмого формирователя входных сигналов соединены со входами управления второго дешифратора строк и четвертого буферного регистра-формирователя выходных сигналов.

Кроме того, в цифровом регуляторе энергонезависимый блок памяти может содержать шесть формирователей входных сигналов, два дешифратора состояния, два дешифратора адреса, дешифратор строк, формирователь сигнала выборки строк, оперативно-запоминающее устройство, выполненное на поляризованных реле, формирователь сигнала записываемого слова, четыре буферных регистра-формирователя выходного сигнала, регистр записываемого слова, при этом выходы первого и второго буферных регистров-формирователей выходного сигнала объединены и являются первыми выходами данных, вторые входы первого формирователя входного сигнала и первого дешифратора состояния, а также объединенные входы управления первого, второго, третьего, четвертого, пятого и шестого формирователей входных сигналов являются первыми входами управления блока, входы второго и третьего формирователей водных сигналов являются первыми входами адреса, входы четвертого и пятого формирователей входного сигнала являются вторыми входами адреса, вторые входы шестого формирователя входного сигнала и второго дешифратора состояния, а также объединенные третий вход второго дешифратора состояния и вход формирователя сигнала записываемого слова являются вторыми входами управления, входы-выходы третьего и четвертого буферных регистров-формирователей выходного сигнала, а также регистра записываемого слова объединены и являются вторыми входами-выходами данных, выход первого формирователя входного сигнала подключен к первым входам первого дешифратора состояния, дешифратора строк, второго дешифратора состояния, выходами связанного с управляющими входами третьего и четвертого буферных регистров-формирователей выходного сигнала; выходы первого дешифратора состояния с управляющими входами первого и второго буферных регистров-формирователей выходного сигнала; выходы второго формирователя входного сигнала связаны со входами первого дешифратора адреса, объединенные выходы третьего и четвертого формирователей входных сигналов через последовательно соединенные дешифратор строк, формирователь сигнала выборки строк и оперативно-запоминающее устройство, выполненное на поляризованных реле, связаны со входами второго и третьего буферных регистров-формирователей выходного сигнала, выходы пятого формирователя входного сигнала через второй дешифратор адреса связаны с четвертым входом второго дешифратора состояния, выходы формирователя сигнала записываемого слова подключены ко вторым входам оперативно-запоминающего устройства, вторые выходы ко входам первого и четвертого буферных регистров-формирователей выходного сигнала; третий выход второго дешифратора состояния подключен к входу регистра записываемого слова, выходы которого связаны с формирователем сигнала записываемого слова.

Кроме того, в цифровой системе управления первый блок последовательного ввода-вывода управляющей информации может содержать буферные регистры-формирователи входного и выходного сигнала, формирователь входного сигнала, три узла гальванической развязки, два формирователя выходного сигнала, два коммутатора каналов связи, объединенные входы-выходы буферных регистров-формирователей входного и выходного сигнала являются входами-выходами данных блока, а выходы буферного регистра-формирователя входного сигнала являются выходами параллельного вывода управляющей информации, входы буферного регистра-формирователя выходного сигнала входом параллельного ввода управляющей информации, входы формирователя входного сигнала являются входами управления блока, а его выходы подключены ко входам управления соответствующих буферных регистров-формирователей входного и выходного сигнала, выходы первого и второго узлов гальванической развязки соединены соответственно с входами первого и второго формирователя выходного сигнала, выходы второго формирователя выходного сигнала подключены ко входам первого коммутатора каналов связи, выход которого является выходом для организации каналов связи первой микроЭВМ, выходы третьего узла гальванической развязки являются выходами, предназначенными для подключения ко второй линии связи локальной вычислительной сети, а входы связаны с выходами второго коммутатора каналов связи, вход которого является входом для организации каналов связи первой микроЭВМ.

Кроме того, в цифровом регуляторе второй блок последовательного ввода/вывода управляющей информации может содержать буферные регистры-формирователи входного и выходного сигналов, два формирователя входных сигналов, два узла гальванической развязки, два формирователя выходного сигнала, два коммутатора каналов связи, при этом выходы буферного регистра-формирователя выходного сигнала соединены со входами буферного регистра-формирователя входного сигнала и являются входами-выходами данных блока, а выходы буферного регистра-формирователя входного сигнала являются выходом параллельного вывода, вход буферного регистра-формирователя выходного сигнала является входом параллельного ввода, входы первого формирователя входного сигнала являются входами управления первого блока, а выходы связаны с управляющими входами буферных регистров-формирователей входного и выходного сигналов, входы первого узла гальванической развязки являются входами/выходами для подключения к линии связи локальной вычислительной сети, а выходы через второй формирователь выходного сигнала соединены со входами первого коммутатора каналов связи, выходы которого являются выходами для организации каналов связи второй микроЭВМ, выходы первого формирователя выходного сигнала являются выходами для подключения к линии связи локальной вычислительной сети, а входы через второй узел гальванической развязки и второй коммутатор каналов связи соединены с выходами второго формирователя входного сигнала, входы которого образуют входы для организации каналов связи со второй микроЭВМ.

Кроме того, в цифровом регуляторе блок аналоговых регуляторов может содержать регистр-формирователь входного сигнала, буферный регистр-формирователь состояния аналоговых регуляторов, формирователь входного сигнала, первый узел ограничения, аналоговый регулятор скорости, блок нормирующих масштабных усилителей, узел управления, второй узел ограничения, аналоговый регулятор тока, блок управления аналоговыми регуляторами, блок индикации включения аналоговых регуляторов, блок инициализации аналоговых регуляторов, выходы буферного регистра-формирователя состояния аналоговых регуляторов подключены ко входам регистра формирователя входного сигнала, которые являются входами/выходами данных блока, выходы регистра-формирователя входного сигнала соединены со входами блока управления аналоговыми регуляторами, первые выходы которого связаны со входами блока индикации включения аналоговых регуляторов, вторые выходы подключены ко входам буферного регистра-формирователя состояния аналоговых регуляторов, третьи выходы ко входам аналогового регулятора скорости и аналогового регулятора тока, а управляющие входы блока управления аналоговыми регуляторами к первому выходу узла управления и выходу блока инициализации аналоговых регуляторов, второй выход узла управления подключен к управляющему входу буферного регистра-формирователя состояния аналоговых регуляторов, а третий выход к управляющему входу буферного регистра-формирователя входного сигнала, входы формирователя входного сигнала являются входами управления блока, а выходы подключены к входам узла управления, входы аналогового регулятора скорости, аналогового регулятора тока, блока нормирующих масштабных усилителей являются аналоговыми входами блока, а выходы аналогового регулятора тока и блока нормирующих масштабных усилителей аналоговыми выходами блока, выходы первого и второго узла ограничения подключены соответственно к входам аналогового регулятора скорости и аналогового регулятора тока, соединенных между собой последовательно.

Кроме того, в цифровом регуляторе блок ввода/вывода аналоговых сигналов может содержать три формирователя входных сигналов, буферный формирователь выходного сигнала, узел управления, два узла гальванической развязки, формирователь выходного сигнала, дешифратор адреса, аналого-цифровой преобразователь, цифроаналоговые преобразователи статического и динамического вывода, три нормирующих усилителя, коммутаторы входов и выходов аналоговых сигналов, входы первого формирователя входного сигнала являются входами адреса, а выходы через последовательно соединенные первый узел гальванической развязки, формирователь выходного сигнала и дешифратор адреса подключены ко входам коммутаторов входов и выходов аналоговых сигналов, управляющие входы и выходы которых являются входами и выходами аналоговых сигналов блока, входы второго формирователя входного сигнала являются входами управления блока, а выходы соединены со входами узла управления, первый выход которого подключен к управляющим входам первого и третьего формирователя входного сигнала и буферного формирователя выходного сигнала, входы управления аналого-цифрового преобразователя, цифроаналогового преобразователя динамического вывода, цифроаналогового преобразователя статического вывода подключены ко второму, третьему и четвертому выходам узла управления, входы третьего формирователя входного сигнала и выходы буферного формирователя выходного сигнала являются входом/выходом данных, а выходы третьего формирователя входного сигнала и входы буферного формирователя выходного сигнала через второй узел гальванической развязки связаны с соответствующими выходами и входами аналого-цифрового преобразователя, цифроаналоговых преобразователей динамического и статического вывода, вход аналого-цифрового преобразователя через первый нормирующий усилитель связан с выходом коммутатора входов аналоговых сигналов, входы которого образуют входы аналоговых сигналов блока, выход цифроаналогового преобразователя динамического вывода через второй нормирующий усилитель связан с управляющим входом коммутатора выходов аналоговых сигналов, выходы которого образуют выходы аналоговых сигналов блока, выход цифроаналогового преобразователя статического вывода связан с входом третьего нормирующего усилителя, выход которого образует выход аналогового сигнала.

Преимуществами изобретения являются децентрализация функций управления и регулирования первая микроЭВМ выполняет алгоритм регулирования скорости, а вторая микроЭВМ реализует алгоритм управления электроприводом. Децентрализация функций позволяет а) повысить быстродействие регулирования, так как первая микроЭВМ "не отвлекается" на обработку алгоритма управления; б) упростить алгоритм и написание программ, так как появляется возможность применить стандартные алгоритмы регулирования, которые не учитывают алгоритмы управления электроприводом; в) применить для многодвигательного электропривода стандартные алгоритмы регулирования и аппаратную часть для всего многообразия секционных приводов; г) более качественно отработать алгоритм управления за счет применения второй микроЭВМ для реализации управления электроприводами, так как не требуется "отвлекаться" на регулирование; д) организовать энергонезависимую память в цифровой системе за счет резерва времени, который имеет вторая микроЭВМ, что позволяет перевести команды управления с пульта на последовательный канал связи, который в свою очередь резко уменьшает и стабилизирует количество связей пульта цифровой системы при любом количестве управляющих команд с пульта; е) перевести связь между цифровыми системами многодвигательного электропривода на последовательный канал связи, что позволяет организовать локальную вычислительную сеть для многодвигательного электропривода, резко снижает расход кабеля и не ограничивает длину линии связи;
увеличение надежности работы за счет резкого уменьшения связей;
увеличение надежности управляемости системы многодвигательного электропривода;
наличие аналоговых регуляторов, управляемых цифровой системой, при необходимости позволяет расширить возможности построения различных систем многодвигательного электропривода, а также реализовать различные виды цифроаналоговых регуляторов (например, внешний контур регулирования - цифровой, внутренний контур аналоговый и т.п.).

На фиг. 1 изображена структурная схема цифровой системы управления для многодвигательного электропривода; на фиг.2 структурная схема первого блока памяти; на фиг.3 структурная схема второго блока памяти; на фиг.4 - структурная схема первого блока последовательного ввода-вывода; на фиг.5 - структурная схема блока аналоговых регуляторов; на фиг.6 структурная схема блока аналогового ввода-вывода; на фиг.7 структурная схема второго блока последовательного ввода-вывода; на фиг.8 структурная схема блока вывода релейных и логических сигналов; на фиг.9 структурная схема блока ввода релейных и логических сигналов; на фиг.100,11 алгоритм работы первой микроЭВМ; на фиг. 12,13 алгоритм работы второй микроЭВМ.

При этом приняты следующие обозначения:
ША(МЭ1), ШД(МЭ1), ШУ(МЭ1) шины адреса, данных и управления первой микроЭВМ;
ША(МЭ2), ШД(МЭ2), ШУ(МЭ2) шины адреса, данных и управления второй микроЭВМ;
ШМ(МЭ1), ШМ(МЭ2) шины матрицы первой и второй микроЭВМ.

Цифровая система управления для многодвигательного электропривода содержит первую 1 и вторую 2 микроЭВМ, первый блок 3 памяти, второй блок 4 памяти, первый блок 5 последовательного ввода-вывода, блок 6 аналоговых регуляторов, блок 7 аналогового ввода-вывода, второй блок 8 последовательного ввода-вывода, блок 9 вывода релейных и логических сигналов, блок 10 ввода релейных и логических сигналов, при этом первые входы/выходы данных и управления первой микроЭВМ 1 соединены через первые одноименные шины соответственно со входами/выходами и входами первого блока 5 последовательного ввода-вывода и блока 7 ввода-вывода аналоговых сигналов, первые входы адреса первой микроЭВМ 1 через одноименную шину соединены со входами блока 7 ввода-вывода аналоговых сигналов, вторые входы/выходы данных, выходы управления и адреса первой микроЭВМ 1 через вторые одноименные шины соединены соответственно с первыми входами/выходами и входами первого 3 и второго 4 блоков памяти, первые входы/выходы данных и управления второй микроЭВМ 2 соединены через первые одноименные шины соответственно с входами/выходами и входами второго блока 8 последовательного ввода-вывода, блока 9 вывода релейных и логических сигналов, блока 10 ввода релейных и логических, первые выходы адреса второй микроЭВМ 2 соединены со входами блока 9 вывода релейных и логических сигналов, блока 10 ввода релейных и логических сигналов, вторые входы/выходы данных, управления и адреса второй микроЭВМ 2 через вторые одноименные шины соединены соответственно с вторыми входами/выходами первого 3 и второго 4 блоков памяти.

Первый блок памяти содержит восемь формирователей 11-18 входных сигналов, статический оперативно-запоминающий узел 19, два дешифратора 20, 21 строк, два узла 22, 23 установки конфигурации электропривода, четыре буферных регистра-формирователя 24-27 выходных сигналов, при этом входы формирователей 11 и 15 входных сигналов являются входами адреса для подключения к первой микроЭВМ 1, входы формирователей 13 и 16 входных сигналов являются входами управления для подключения к первой микроЭВМ 1, объединенные входы буферных регистров-формирователей 24 и 26 являются входами/выходами данных для подключения к первой микроЭВМ 1, входы формирователей 12 и 17 входных сигналов являются адресными входами для подключения ко второй микроЭВМ 2, входы формирователей 14 и 18 входных сигналов являются входами управления для подключения к второй микроЭВМ 2, объединенные выходы буферных регистров-формирователей 25 и 27 выходных сигналов являются выходами данных для подключения ко второй микроЭВМ 2, выходы адреса формирователей 11 и 12 входных сигналов подключены ко входам статического оперативно-запоминающего узла (ОЗУ) 19, связанного с выходными шинами выборки формирователей 13 и 14 входных сигналов, выходы управления которых подключены к входам буферных регистров-формирователей 24 и 25 выходных сигналов, входные шины данных которых связаны с шиной данных ОЗУ 18; формирователь 15 входных сигналов выходной шиной адреса связан через последовательно соединенные дешифратор 20 строк, узел 22 установки конфигурации электропривода с буферным формирователем 26 выходного сигнала; выходы управления формирователя 16 входных сигналов соединены с входами дешифратора 20 строк и буферного формирователя 26 выходного сигнала; формирователь 17 входных сигналов выходной шиной адреса связан через последовательно соединенные дешифратор 21 строк, узел 23 установки конфигурации электропривода с буферным формирователем 27 выходных сигналов, выходы управления формирователя 18 входных сигналов соединены со входами дешифратора 21 строк и буферного формирователя 27 выходных сигналов.

Второй блок памяти содержит шесть формирователей 28-33 входных сигналов, первый дешифратор 34 состояния, второй дешифратор 35 состояния, первый дешифратор 36 адреса, второй дешифратор 37 адреса, дешифратор 38 строк, формирователь 39 сигнала выборки строк, оперативно-запоминающий узел (ОЗУ) 40 на поляризованных реле, формирователь 41 сигнала записываемого слова, четыре буферных регистра-формирователя 42-45, регистр 46 записываемого слова, при этом выходы буферных регистров-формирователей 42 и 43 выходного сигнала объединены и являются входами-выходами данных для подключения к первой микроЭВМ, вторые входы первого формирователя 28 входного сигнала и первого дешифратора 34 состояния, а также объединенные первые входы первого, второго, третьего, четвертого, пятого и шестого формирователей 28-33 входных сигналов являются входами управления для подключения к первой микроЭВМ, входы второго и третьего формирователей 29, 30 входных сигналов являются адресными входами для подключения к первой микроЭВМ, входы четвертого и пятого формирователей 31 и 32 входного сигнала являются адресными входами для подключения ко второй микроЭВМ, вторые входы шестого формирователя 33 входного сигнала и второго дешифратора 35 состояния, а также третий вход второго дешифратора 35 состояния и вход формирователя 41 сигнала записываемого слова являются входами управления для подключения ко второй микроЭВМ, выходы третьего и четвертого буферных регистров-формирователей 44 и 45 выходного сигнала, а также регистра 46 записываемого слова объединены и являются входами-выходами данных для подключения ко второй микроЭВМ, вход первого формирователя 28 входного сигнала подключен к первым входам первого дешифратора 34 состояния, дешифратора 38 строк, второго дешифратора 35 состояния, выходами связанного с входами третьего и четвертого буферных регистров-формирователей 44 и 45 выходного сигнала; выходы первого дешифратора 34 состояния подключены к входам первого и второго буферных регистров-формирователей 42 и 43 выходного сигнала; выходная шина адреса второго формирователя 29 входного сигнала связана со входами первого дешифратора 36 адреса; выходные шины адреса третьего и четвертого формирователей 30 и 31 входных сигналов через последовательно соединенные дешифратор 38 строк, формирователь 39 сигнала выборки строк и ОЗУ 40 связаны с шиной данных второго и третьего буферных регистров-формирователей 43 и 44 выходного сигнала; выходная шина адреса пятого формирователя 32 входного сигнала через второй дешифратор 35 состояния связана с четвертым входом второго дешифратора 37 адреса; выходная шина формирователя 41 сигнала записываемого слова подключена ко входам ОЗУ 40, а выходная шина слова состояния ко входам первого и четвертого буферных регистров-формирователей 42 и 45 выходного сигнала; третий выход второго дешифратора 35 состояния подключен к входу регистра 46 записываемого слова, выходной шиной связанного с формирователем 46 сигнала записываемого слова.

Первый блок последовательного ввода-вывода управляющей информации содержит буферный регистр-формирователь 47 входного сигнала, буферный регистр-формирователь 48 выходного сигнала, формирователь 49 входного сигнала, три узла 50, 51, 52 гальванической развязки, два формирователя 53, 54 выходного сигнала, два коммутатора 55, 56 каналов связи, при этом объединенные входы-выходы буферных регистров формирователей 47, 48 входного и выходного сигнала являются входами-выходами данных для подключения к первой микроЭВМ, а выходы буферного регистра-формирователя 47 входного сигнала являются выходами параллельного вывода управляющей информации; входы буферного регистра-формирователя 48 выходного сигнала являются входами параллельного ввода управляющей информации; входы формирователя 49 входного сигнала являются входами управления для подключения к первой микроЭВМ, а его выходы подключены ко входам управления буферных регистров-формирователей 47, 48 входного и выходного сигнала, выходы первого и второго узлов 50, 51 гальванической развязки соединены соответственно с входам первого и второго формирователя 53, 54 выходного сигнала, выходы второго формирователя 54 выходного сигнала подключены ко входам первого коммутатора 55 каналов связи, выход которого является выходом последовательного канала связи блока, выходы третьего узла 52 гальванической развязки являются выходными каналами связи блока, а входы связаны с выходами второго коммутатора 56 каналов связи.

Второй блок последовательного ввода-вывода управляющей информации содержит буферные регистры-формирователи 57, 58 входного и выходного сигнала, первый и второй формирователи 59, 60 входного сигнала, первый и второй узел 61, 62 гальванической развязки, первый и второй формирователи 63, 64 выходного сигнала, первый и второй коммутатор 65, 66 каналов связи, при этом выходы буферного регистра-формирователя 58 выходного сигнала соединены со входами буферного регистра-формирователя 57 входного сигнала и являются адресными входами блока, а выход буферного регистра-формирователя 57 входного сигнала является параллельным выводом, вход буферного регистра-формирователя 58 выходного сигнала является параллельным вводом, входы первого формирователя 59 входного сигнала являются входами управления блока, а выходы связаны со входами буферных регистров-формирователей 59, 63 входного и выходного сигналов, входы первого узла 61 гальванической развязки являются входными каналами связи, а выходы через второй формирователь 64 выходного сигнала соединены со входами первого коммутатора 65 каналов связи, выходы которого являются выходными каналами последовательной связи, выходы первого формирователя 63 выходного сигнала являются выходными каналами связи, а входы через второй узел 62 гальванической развязки и второй коммутатор 66 каналов связи соединены с выходами второго формирователя входного сигнала, выходы которого являются входными каналами последовательной связи.

Блок аналоговых регуляторов содержит регистр-формирователь 57 входного сигнала, буферный регистр-формирователь 68 состояния аналоговых регуляторов, формирователь 69 входного сигнала, первый узел 70 ограничения, аналоговый регулятор 71 скорости, блок 72 нормирующих масштабных усилителей, узел 73 управления, второй узел 74 ограничения, аналоговый регулятор 75 тока, блок 76 управления аналоговыми регуляторами, блок 77 индикации включения аналоговых регуляторов, блок 78 инициализации регуляторов, выходы буферного регистра-формирователя 68 состояния аналоговых регуляторов подключены ко входам регистра-формирователя 67 входного сигнала и являются входами-выходами данных для подключения к первой микроЭВМ, выходы регистра-формирователя 67 входного сигнала через узел 76 управления аналоговыми регуляторами связаны со входами блока 77 индикации включения аналоговых регуляторов; выходы блока 76 управления аналоговыми регуляторами подключены ко входам буферного регистра-формирователя 68 состояния аналоговых регуляторов, аналогового регулятора 71 скорости, аналогового регулятора 75 тока, а входы блока 76 управления аналоговыми регуляторами к выходу узла 73 управления и выходу блока 78 инициализации аналоговых регуляторов, другой вход узла 73 управления подключен к выходу буферного регистра-формирователя 68 состояния аналоговых регуляторов, выходы формирователя 69 входного сигнала к входам узла 73 управления, входы аналогового регулятора 71 скорости, аналогового регулятора 75 тока, блока 72 нормирующих масштабирующих усилителей образуют входы аналоговых сигналов, а выходы аналогового регулятора 75 тока и блока 72 нормирующих масштабных усилителей выходы аналоговых сигналов, выходы первого и второго узла 70, 74 ограничения подключены соответственно к входам аналогового регулятора 71 скорости и аналогового регулятора 75 тока, соединенных между собой последовательно.

Блок ввода-вывода аналоговых сигналов, содержит три формирователя 79, 80, 81 входных сигналов, буферный формирователь 82 выходного сигнала, узел 83 управления, два узла 84, 85 гальванической развязки, формирователь 86 выходного сигнала, дешифратор 87 адреса, аналого-цифровой преобразователь (АЦП) 88, цифроаналоговый преобразователь (ЦАП) 89 динамического вывода, цифроаналоговый преобразователь (ЦАП) 90 статического вывода, три нормирующих усилителя 91, 92, 93, коммутаторы 94, 95 входных и выходных аналоговых сигналов, входы первого формирователя 79 входного сигнала являются адресными входами для подключения к первой микроЭВМ, а выходы через последовательно соединенные первый узел 84 гальванической развязки, формирователь 86 выходного сигнала и дешифратор 87 адреса подключены ко входам коммутаторов 94, 95 входных и выходных аналоговых сигналов, входы и выходы которых образуют входы/выходы аналоговых сигналов блока, входы второго формирователя 80 входного сигнала являются входами управления для подключения к первой микроЭВМ, а выходы через узел 83 управления подключены ко входам первого и третьего формирователей 79, 81 входного сигнала, буферного формирователя 82 выходного сигнала, входы управления АЦП 88, ЦАП 89 динамического вывода, ЦАП 90 статического вывода подключены к выходам узла 83 управления, входы третьего формирователя 81 входного сигнала и выходы буферного формирователя 82 выходного сигнала являются входами/выходами данных для подключения к первой микроЭВМ, а выходы третьего формирователя 81 входного сигнала и входы буферного формирователя 82 выходного сигнала через второй узел 85 гальванической развязки связаны с соответствующими выходами и входами АЦП 88, ЦАП 89 и 90, вход АЦП 88 через первый нормирующий усилитель 91 связан с выходом коммутатора 94 входных аналоговых сигналов, входы которого являются входами аналоговых сигналов блока, выход ЦАП 89 через второй нормирующий усилитель 92 связан с входом коммутатора 95 выходных аналоговых сигналов, выходы которых являются выходами аналоговых сигналов блока, выход ЦАП 90 связан с входом третьего нормирующего усилителя 93, выход которого является выходом аналогового сигнала.

Блок вывода релейных и логических сигналов содержит формирователь 96 входного сигнала адреса, формирователя 97 входного сигнала управления, буферный регистр-формирователь 98 состояния, буферный регистр-формирователь 99 входного сигнала, дешифратор 100 адреса, узел 101 выборки и управления, буферный регистр-формирователь 102 состояния первого порта вывода релейных сигналов, регистры 103 и 104 первого и второго портов вывода релейных сигналов, буферный регистр-формирователь 105 состояния второго порта вывода релейных сигналов, первый порт 106 вывода релейных сигналов, второй порт 107 вывода релейных сигналов, узел 108 гальванической развязки, два формирователя 109 и 110 выходного сигнала, узлы 111, 112, 113 индикации состояния логических сигналов первого порта вывода релейных сигналов, второго порта вывода релейных сигналов, узел 114 инициализации первого и второго портов ввода релейных сигналов, при этом вход формирователя 96 входного сигнала адреса является входом адреса для подключения ко второй микроЭВМ, вход формирователя 97 входного сигнала управления шиной управления для подключения ко второй микроЭВМ, объединенные входы буферного регистра-формирователя 98 состояния, буферного регистра-формирователя 99 входного сигнала, буферного регистра-формирователя 102 состояния первого порта вывода релейных сигналов, регистра 103 первого порта вывода релейных сигналов, регистра 104 второго порта вывода релейных сигналов, буферного регистра-формирователя 105 состояния второго порта вывода релейных сигналов являются входами-выходами данных для подключения ко второй микроЭВМ, выходы первого формирователя 109 выходного сигнала выходами логического сигнала, выходы второго порта 107 вывода релейных сигналов вторым выходом релейных сигналов, узел 101 выборки и управления входами связан с выходной шиной формирователя 96 входного сигнала управления и через дешифратор 100 адреса с выходной шиной формирователя 96 входного сигнала адреса; выходы узла 101 выборки и управления подсоединены ко входам буферного регистра-формирователя 98 состояния, буферного регистра-формирователя 99 входного сигнала, буферного регистра-формирователя 102 состояние первого порта вывода релейных сигналов, регистров 103 и 104 первого и второго портов вывода релейных сигналов, буферного регистра-формирователя 105 состояния второго порта вывода релейных сигналов; выходы буферного регистра-формирователя 99 входного сигнала связаны со входами узла 108 гальванической развязки, выходами подключенной ко входам первого и второго формирователей 109, 110 выходного сигнала, причем выходы второго формирователя 110 выходного сигнала соединены со входами узла 111 индикации состояния логических сигналов, выходы первого порта 106 вывода релейных сигналов подключены ко входам буферного регистра-формирователя 102 состояния первого порта вывода релейных сигналов, входы первого порта 106 вывода релейных сигналов подключены к выходам регистра 103 первого порта вывода релейных сигналов и узла 114 инициализации первого и второго портов вывода релейных сигналов, выходы второго порта 107 вывода релейных сигналов соединены со входами буферного регистра-формирователя 105 состояния второго порта вывода релейных сигналов и узла 113 индикации состояния второго порта вывода релейных сигналов, входы второго порта 107 вывода релейных сигналов с выходами регистра 104 второго порта вывода релейных сигналов и узла 114 инициализации первого и второго портов вывода релейных сигналов.

Блок ввода релейных и логических сигналов содержит формирователь 115 входных релейных сигналов, формирователя 116 входных сигналов адреса, формирователь 117 входных сигналов управления, узел 118 гальванической развязки, дешифратор 119 адреса, узел 120 выборки сигнала, формирователь 121 сигнала, узел 122 индикации состояния логических сигналов, формирователь 123 сигнала выборки строк, узел 124 индикации состояния релейных сигналов, оперативно-запоминающий узел (ОЗУ) 125, постоянно-запоминающий узел (ПЗУ) 126, формирователь 127 выходного сигнала, первый и второй буферные регистры-формирователи 128, 129 выходного сигнала, входы формирователя 115 входных релейных сигналов образуют входы релейных сигналов, а выходы подключены ко входам узла 124 индикации состояния релейных сигналов и формирователя 123 сигнала выборки строк, входы формирователя 116 входных сигналов адреса являются входами адреса для подключения ко второй микроЭВМ, а выходы через последовательно соединенные дешифратор 119 адреса и формирователь 123 сигнала выборки строк соединены с ОЗУ 125 и ПЗУ 126, выходы которых через формирователь 127 выходного сигнала соединены с первым буферным регистром-формирователем 128 выходного сигнала, входы формирователя 117 входных сигналов управления являются входами управления для подключения ко второй микроЭВМ, а выходы через узел 120 выборки сигнала подключены ко входам первого и второго буферных регистров-формирователей 128, 129 выходного сигнала, выходы которых являются входами/выходами данных для подключения ко второй микроЭВМ, входы узла 118 гальванической развязки образуют входы логических сигналов, а выходы через формирователь 123 сигнала ко второму буферному регистру-формирователю 129 выходного сигнала, входы узла 122 индикации состояния логических сигналов подключены к выходам формирователя 121 сигнала.

В первом блоке памяти восемь формирователей 11-18 входных сигналов выполнены на микросхемах К55ЛП10, К155ЛП11.

Статическое оперативно-запоминающее устройство 19 выполнено на микросхемах КР537РУ10 с общей емкостью 16К х 8 (2К х 8 бит в каждом кристалле).

Первый и второй буферные регистры-формирователи 24, 25 выходных сигналов выполнены на микросхемах КР580ВА86.

Первый и второй дешифраторы 20,21 строк матрицы выполнены на микросхемах К155ИД3.

Третий и четвертый буферные формирователи 26, 27 выходных сигналов выполнены на микросхемах КР580ИР82.

Формирователи 28-33 входного сигнала второго блока памяти выполнены на микросхемах К155ЛП10 и К155ЛП11.

Первый дешифратор 36 адреса выполнен на микросхеме К155ИД4.

Первый дешифратор 34 состояния выполнен га микросхемах К155ИД4, К155ЛЛ1.

Дешифратор 38 строк выполнен на микросхеме К155ИД4.

Формирователь 39 сигнала выборки строк выполнен на микросхемах К155ЛИ5.

Матрица оперативно-запоминающего устройства 40 выполнена на поляризованных реле типа РПС-45 с общей емкостью 4 х 16 бит.

Первый и второй буферные регистры-формирователи 42, 43 выходного сигнала выполнены на микросхемах КР580ИР82.

Третий и четвертый буферные регистры-формирователи 44, 45 выходного сигнала выполнены на микросхемах КР580ИР82.

Регистр 46 записываемого слова выполнен на микросхемах К155ТМ8.

Формирователь 41 сигнала записываемого слова собран на микросхемах К155ИД4, К155ЛП11, К155ЛЛ1, К155АГ3, К155ТМ8.

Буферные регистры-формирователи 47, 48 первого блока последовательного ввода-вывода управляющей информации выполнены на микросхемах КР580ИР82.

Формирователь входного сигнала выполнен на микросхемах К155ТЛ2 и К155ЛЛ1.

Первый коммутатор 55 каналов связи (входных сигналов) выполнен на микросхемах К155ИД4 и К155ЛП8.

Второй коммутатор 56 каналов связи (выходных сигналов) выполнен на микросхеме К155ИД4.

Буферные регистры-формирователи 57, 58 входного и выходного сигнала второго блока ввода-вывода выполнены на микросхеме КР580ИР82.

Первый и второй формирователи 59, 60 входного сигнала выполнены на микросхемах К155ЛП10.

Коммутаторы 65, 66 каналов связи выполнены на микросхемах К155ЛП8.

Регистр-формирователь 67 входного сигнала блока аналоговых регуляторов выполнен на микросхеме К155ТМ8.

Буферный регистр-формирователь 68 состояния аналоговых регуляторов выполнен на микросхеме КР580ИР82.

Устройство 76 управления аналоговыми регуляторами выполнено на поляризованных реле РПС45 и транзисторах КТ503Е.

Узел 73 управления собран на микросхемах К155АГ3, А155ТМ8, К155ЛЛ1.

Узел 78 инициализации выполнен на микросхеме К142ЕП1Б и транзисторах КТ503Е и КТ817Г.

Узел 77 индикации состояния аналоговых регуляторов выполнен на единичных индикаторах светодиодах АЛ307АМ.

На микросхемах К553УД2 выполнена двухконтурная система регулирования (регулятор 75 тока и регулятор 71 скорости).

Блок 72 нормирующих масштабных усилителей собран на микросхемах К553УД2.

Формирователи 79, 81 входных сигналов блока ввода-вывода аналоговых сигналов выполнены на микросхемах К155ЛП10, К155ТМ8.

Буферный формирователь 82 выходного сигнала выполнен на микросхеме КР580ИР82.

Дешифратор 87 адреса выполнен на микросхемах К155ТМ8, К155ИД4.

Цифроаналоговый преобразователь 89 динамического вывода выполнен на микросхеме К572ПА2А.

Цифроаналоговый преобразователь 90 статического вывода выполнен на микросхеме К572ПА2А.

Аналого-цифровой преобразователь 88 выполнен на микросхеме К1113ПВ1А.

Первый, второй и третий нормирующие усилители 91-93 выполнены на микросхемах КР544УД2А.

Коммутатор 94 входных аналоговых сигналов выполнен на микросхеме КР590КН6.

Коммутатор 95 выходных аналоговых сигналов выполнен на микросхеме КР590КН6.

Формирователь входного сигнала адреса и входного сигнала управления выполнены на микросхеме К155ЛП10.

Дешифратор 100 адреса выполнен на микросхеме К155ИД4.

Узел 101 выборки и управления выполнен на микросхемах К155ЛЛ1, К155АГ3, К155ЛН1, К155ТМ2, К155ИЕ5.

Буферный регистр-формирователь 99 входного сигнала выполнен на микросхеме КР580ИР82.

Узел 111 индикации состояния логических сигналов выполнен на семисегментном индикаторе.

Буферный регистр-формирователь 98 состояния выполнен на микросхеме КР580ИР82.

Первый и второй регистры 103, 104 порта вывода релейных сигналов выполнены на микросхемах К155ТМ8.

Первый и второй порты 106, 107 вывода релейных сигналов выполнены на поляризованных реле типа РПС-45.

Узел 114 инициализации первого и второго портов вывода релейных сигналов собран на микросхеме К142ЕП1Б и транзисторах КТ503Е.

Буферные регистры-формирователи 102, 105 первого и второго портов вывода релейных сигналов выполнены на микросхемах КР580ИР82.

Формирователь 115 входных релейных сигналов блока ввода релейных и логических сигналов выполнен на реле РЭС47.

Формирователь 116 входных сигналов адреса выполнен на микросхеме К155ЛП10.

Формирователь 117 входных сигналов управления выполнен на микросхемах К155ЛП10 и К155ЛЛ3.

Узел 120 выборки сигнала выполнен на микросхемах К155ЛП3 и К155ЛЛ1.

Дешифратор 119 адреса выполнен на микросхеме К155ИД3.

Формирователь 123 сигнала выборки строк выполнен на микросхемах К155ЛП4.

ОЗУ 125 релейных сигналов собрано в виде матрицы, состоящей из замыкающих контактов реле РЭС47 с общей емкостью 3 х 8 бит.

Постоянное запоминающее устройство 126 выполнено в виде матрицы с общей емкостью 13 х 8 бит. Установкой перемычек в каждой строке матрицы можно получить конфигурацию внешних устройств, необходимую пользователю.

Формирователь 127 выходного сигнала выполнен на транзисторах КТ315Г.

Первый и второй буферные регистры-формирователи 128, 129 выходного сигнала выполнены на микросхемах КР580ИР82.

Цифровая система используется в качестве основного устройства в системе управления и регулирования электропривода секции бумагоделательной машины и предназначена для приема и формирования сигналов обратной связи, задания, цифрового регулирования скорости, выдачи управляющего воздействия на силовые блоки, а также для приема, обработки релейных и логических сигналов управления и выдачи управляющих воздействий на силовые управляющие элементы.

Цифровая система включает в себя две микроЭВМ. Первая микроЭВМ служит для приема задания и обратных связей в цифровом виде, обработки программ цифрового регулирования и выдачи в цифровом или аналоговом виде регулирующего воздействия.

Вторая микроЭВМ служит для приема информации по локальной вычислительной сети, приема, обработки и выдачи управляющих воздействий логического управления секции, выдачи информации в локальную вычислительную сеть, а также осуществления связи с технологическим пультом управления.

Обмен информацией между первой и второй микроЭВМ осуществляется с помощью двух блоков 3,4 памяти.

Микропроцессорная система, реализованная в цифровой системе, функционирует под управлением рабочей программы, которая хранится в постояннозапоминающих устройствах первой и второй микроЭВМ и недоступна пользователю. Рабочие программы разработаны специально для электропривода бумагоделательной машины в соответствии с алгоритмом работы секции, представленном на чертежах фиг.10 13.

Сигналы от датчика скорости поступают в первый блок 5 ввода-вывода управляющей информации, где формируются, представляются в виде, удобном для обработки, и передаются в первую микроЭВМ.

Организация входных и выходных каналов последовательной связи с первой микроЭВМ осуществляется с помощью первого блока 5 ввода-вывода управляющей информации. С помощью этого же блока осуществляется параллельный вывод и параллельный ввод информации от стандартных внешних устройств (дисплей, печатающее устройство и др.) по шине данных внешних устройств первой микроЭВМ. Ввод и ввод аналоговых сигналов организуется через блок 6 аналоговых регуляторов и блок 7 аналогового ввода-вывода по шине данных внешних устройств первой микроЭВМ.

Организация входных и выходных каналов последовательной связи со второй микроЭВМ осуществляется с помощью второго блока 8 ввода-вывода управляющей информации. С помощью этого же блока осуществляется параллельный вывод и параллельный ввод информации от стандартных внешних устройств по шине данных внешних устройств второй микроЭВМ. Вывод логических и релейных сигналов организуется по шине данных внешних устройств второй микроЭВМ. Вывод логических и релейных сигналов организуется по шине данных внешних устройств второй микроЭВМ с помощью блока 9 вывода релейных и логических сигналов. По этой же шине с помощью блока 10 ввода релейных и логических сигналов осуществляется ввод в микропроцессорную систему логических и релейных сигналов.

Первый блок памяти служит для обмена информацией между процессорами первой и второй микроЭВМ, а также для установки конфигурации электропривода для первой и второй микроЭВМ, для чего содержит по 16 восьмибитных слов постоянно-запоминающего узла для процессора первой микроЭВМ и процессора второй микроЭВМ.

Восемь формирователей 11-18 входного сигнала служат для формирования шин адреса и шин выборки оперативно-запоминающего устройства первой и второй микроЭВМ.

Сигналом ТА разрешается обращение процессоров первой и второй микроЭВМ ко второму блоку памяти.

Статическое оперативно-запоминающее устройство 19 служит для хранения и считывания информации.

Первый и второй буферные регистры 24, 25 служат для формирования сигналов шин данных первой и второй микроЭВМ.

Первый и второй дешифраторы 20, 21 строк служат для дешифрации адреса строк первой и второй матриц узлов 22, 23 установки конфигурации электропривода.

Второй узел 23 установки конфигурации электропривода емкостью 16 х 8 бит используется для установки пользователем конфигурации второй микроЭВМ.

Третий буферный формирователь 26 выходных сигналов служит для формирования выходных сигналов с первой матрицы узла 22 установки конфигурации электропривода для первой микроЭВМ.

Четвертый формирователь 14 выходных сигналов служит для формирования выходных сигналов с второй матрицы узла 23 установки конфигурации электропривода для второй микроЭВМ, которые поступают на шину данных второй микроЭВМ.

Второй блок памяти позволяет организовать циклы чтения и записи первой и второй микроЭВМ.

Цикл чтения первой микроЭВМ происходит следующим образом: при поступлении сигналов по шине адреса и шине управления первой микроЭВМ происходит выборка определенного кристалла оперативно-запоминающего устройства 19, на выходе которого появляется информация в соответствии с адресом, поступившим на кристалла оперативно-запоминающего устройства. Далее эта информация подается на первый буферный регистр-формирователь 24 выходных сигналов.

При поступлении сигнала управления буферами от третьего формирователя 13 входных сигналов открывается первый буферный регистр-формирователь 24 и на его выходе формируются сигналы, которые поступают на шину данных первой микроЭВМ.

Цикл чтения второй микроЭВМ происходит аналогично вышеописанному.

Цикл записи первой микроЭВМ происходит следующим образом: при поступлении сигналов по шине адреса первой микроЭВМ осуществляется выборка определенного кристалла оперативно-запоминающего устройства 19. Информация с шины данных первой микроЭВМ через первый буферный регистр-формирователь 24 выходных сигналов поступает на выбранное оперативно-запоминающее устройство. Далее происходит запись поступившей информации в соответствии с адресом от первой микроЭВМ.

Цикл записи второй микроЭВМ происходит аналогично.

Чтение сигналов установки конфигурации электропривода первой микроЭВМ осуществляется следующим образом: при поступлении сигналов по шине адреса и шине управления первой микроЭВМ происходит выборка адреса строки первой матрицы узла 22 установки конфигурации электропривода. Далее осуществляется дешифрация адреса строки матрицы и формируется ток считывания информации. Сигналы установки конфигурации электропривода считываются первой микроЭВМ со столбцов матрицы и через третий буферный формирователь 26 выходных сигналов подается на шину данных первой микроЭВМ.

Второй блок памяти выполнен на поляризованных реле и служит для обмена информацией между второй и первой микроЭВМ, а также для хранения эталонной информации по заданию во всех режимах.

Первый, второй и третий формирователи 28, 29, 30 входного сигнала служат для формирования шины адреса и сигналов управления первой микроЭВМ.

Четвертый, пятый и шестой формирователи 31, 32, 33 входного сигнала служат для формирования шины адреса и сигналов управления второй микроЭВМ.

Сигналом ТА осуществляется обращение первой и второй микроЭВМ к первому блоку памяти.

Первый дешифратор 36 адреса служит для дешифрации адреса, поступающего по шине адреса первой микроЭВМ.

Второй дешифратор 35 состояния служит для формирования сигналов вывода данных, вывода слова состояния второй микроЭВМ и сигнала ввода записываемого слова от второй микроЭВМ.

Дешифратор 38 строк служит для выбора строки матрицы оперативно-запоминающего устройства 40 на поляризованных реле.

Формирователь 39 сигнала выборки строк служит для формирования тока считывания информации с выбранной строки матрицы оперативно-запоминающего устройства 40.

Оперативно-запоминающее устройство 40 служит для хранения информации.

Первый и второй буферные регистры-формирователи 42, 43 выходного сигнала служат для формирования сигналов шины данных первой микроЭВМ.

Третий и четвертый буферные регистры-формирователи 44, 45 выходного сигнала служат для формирования сигналов шины данных второй микроЭВМ.

Регистр 46 записываемого слова служит для ввода записываемого слова от второй микроЭВМ.

Формирователь 41 сигнала записываемого слова служит для формирования сигнала записываемого слова.

Второй блок памяти позволяет организовать циклы чтения и записи второй микроЭВМ и цикл чтения первой микроЭВМ.

Цикл чтения первой микроЭВМ происходит следующим образом: при поступлении сигналов чтения, выборки и сигналов по шине адреса первой микроЭВМ происходит выборка строки матрицы оперативно-запоминающего устройства 40 на поляризованных реле и формируется ток считывания информации с выбранной строки матрицы оперативно-запоминающего устройства 40 и считанная информация подается на второй буферный регистр-формирователь 43 выходного сигнала.

При поступлении сигнала вывода данных регистр 43 открывается и на выходе формируются сигналы, которые поступают на шину данных первой микроЭВМ. Перед циклом чтения необходимо считать слово состояния блока, которое указывает на возможность обращения первой микроЭВМ к первому блоку памяти. Слово состояния блока подается на первый буферный регистр-формирователь 42 выходного сигнала. При поступлении сигнала вывода слова состояния регистр 42 открывается и на его выходе формируется сигнал слова состояния блока, который подается на шину данных первой микроЭВМ.

Цикл чтения второй микроЭВМ происходит аналогично вышеописанному.

Цикл записи второй микроЭВМ происходит следующим образом: сигналы от второй микроЭВМ подаются с шины данных на регистр 46 записываемого слова для записи в матрицу оперативно-запоминающего устройства 40. При поступлении сигналов записи, выборки и сигналов по шине адреса второй микроЭВМ происходит выбор строки матрицы оперативно-запоминающего устройства 40 и информации, поступившая в регистр 46 записываемого слова, записывается в выбранную строку матрицы оперативно-запоминающего устройства 40 на поляризованных реле.

Перед циклом записи необходимо считать слово состояния блока, которое указывает на возможность обращения второй микроЭВМ к первому блоку памяти. Слово состояния блока подается на четвертый буферный регистр-формирователь 45 выходного сигнала. При поступлении сигнала вывода слова состояния регистра 45 открывается и на его выходе формируется сигнал слова состояния блока, который подается на шину данных второй микроЭВМ.

Первый блок последовательного ввода-вывода управляющей информации предназначен для организации входных и выходных каналов последовательной связи локальной вычислительной сети, для распределения токов между электродвигателями, для ввода сигнала с датчика скорости с гальваническим разделением цепей, а также для связи блока с стандартными внешними устройствами (дисплей, печатающее устройство и др.).

Буферный регистр-формирователь 47 входного сигнала служит для формирования входных сигналов шины данных.

Буферный регистр-формирователь 48 выходного сигнала служит для формирования выходных сигналов шины данных.

Формирователь 49 входного сигнала служит для формирования сигналов шины управления.

Первый формирователь 53 выходного сигнала служит для формирования сигнала скорости от датчика скорости.

Первый коммутатор 55 каналов связи (входных сигналов) служит для выбора одного из трех последовательных каналов связи.

Второй коммутатор 56 каналов связи (выходных каналов) служит для выбора одного последовательного канала связи с помощью сигналов управления каналами связи.

Для связи блока с стандартными внешними устройствами предусмотрены шина (восемь бит) параллельного вывода и шина (восемь бит) параллельного ввода.

Организация каналов параллельного ввода и вывода осуществляется с помощью буферных регистров-формирователей 47, 48 входного и выходного сигнала.

При поступлении сигналов по шине данных и сигнала управления параллельным выводом открывается буферный регистр-формирователь 47 входного сигнала и на его выходе формируются сигналы и подаются на внешнее устройство. При поступлении сигналов от внешних устройств по шине параллельного ввода и сигнала управления параллельным вводом открывается буферный регистр-формирователь 48 выходного сигнала и на его выходе формируются сигналы, которые поступают на шину данных.

Сигналы от датчика скорости поступают через первый узел 50 гальванической развязки и подаются на первый формирователь 53 выходного сигнала, на выходе которого формируются сигналы пропорциональные скорости, которые выводятся на первую микроЭВМ.

Входные сигналы от локальной вычислительной сети по каналам связи поступают через второй узел 51 гальванической развязки на второй формирователь 54 выходного сигнала. Сигналы с выхода этого формирователя подаются на вход первого коммутатора 55 каналов связи. С помощью сигналов управления каналами связи, поступающих на входы первого коммутатора 55 каналов связи, осуществляется выбор одного последовательного канала связи и сигнал подается на программируемый последовательный интерфейс первой микроЭВМ.

Выходной канал последовательной связи от программируемого последовательного интерфейса первой микроЭВМ подается на второй коммутатор 56 каналов связи.

С помощью сигналов управления каналами связи, поступающих на входы второго коммутатора 56 каналов связи, осуществляется коммутация последовательного канала связи и через третий узел 52 гальванической развязки выводятся в линию связи локальной вычислительной сети.

Второй блок последовательного ввода-вывода управляющей информации предназначен для организации входных и выходных каналов последовательной связи локальной вычислительной сети с гальваническим разделением цепей, а также для связи процессора второй микроЭВМ с стандартными внешними устройствами (дисплей, печатающее устройство и др.).

Буферный регистр-формирователь 57 входного сигнала служит для формирования входных сигналов шины данных второй микроЭВМ.

Буферный регистр-формирователь 58 выходного сигнала служит для формирования выходных сигналов шины данных второй микроЭВМ.

Первый формирователь 59 входного сигнала служит для формирования сигналов шины управления второй микроЭВМ.

Второй формирователей 60 входного сигнала служит для формирования входных каналов последовательной связи.

Первый и второй коммутаторы 65, 66 каналов связи служат для выбора основных или резервных последовательных каналов связи для подачи на программируемый последовательный интерфейс второй микроЭВМ.

Для связи процессора второй микроЭВМ с стандартными внешними устройствами в блоке предусмотрены шины (восемь бит) параллельного вывода и шина (восемь бит) параллельного ввода. Организация каналов параллельного ввода и вывода осуществляется с помощью буферных регистров-формирователей 58, 58 входного и выходного сигнала. При поступлении сигналов по шине данных второй микроЭВМ и сигнала управления параллельным выводом открывается буферный регистр-формирователь 57 входного сигнала и на его выходе формируются сигналы, которые подаются на внешние устройства. При поступлении сигналов от внешних устройств по шине параллельного ввода и сигнала управления параллельным вводом открывается буферный регистр-формирователь 58 выходного сигнала и на его выходе формируются сигналы, которые поступают на шину данных второй микроЭВМ.

Входные каналы связи поступают через первый узел 61 гальванической развязки на второй формирователь 64 выходного сигнала. Сигналы с выхода этого формирователя подаются на вход первого коммутатора 65 каналов связи. С помощью сигналов управления каналами связи, поступающих на входы первого коммутатора 65 каналов связи осуществляется выбор основных или резервных последовательных каналов связи, которые подаются на программируемые последовательные интерфейсы второй микроЭВМ.

Входные каналы последовательной связи от программируемых последовательных интерфейсов второй микроЭВМ подаются на второй формирователь 60 входного сигнала, а затем на второй коммутатор 66 каналов связи. С помощью сигналов управления каналами связи, поступающих на входы второго коммутатора 66 каналов связи, осуществляется коммутация основных или резервных каналов последовательной связи. Сформированные каналы связи через второй узел 62 гальванической развязки и первый формирователь выходного сигнала выводятся в линию для организации последовательных каналов связи.

Блок аналоговых регуляторов предназначен для организации аналоговых контуров регулирования, а также для нормирования аналоговых сигналов, вводимых в микропроцессорную систему.

Регистр-формирователь 67 входного сигнала служит для формирования входных сигналов шины данных.

Буферный регистр-формирователь 68 состояния аналоговых регуляторов служит для формирования слова состояния аналоговых регуляторов, которое выводится на шину данных.

Слово состояния аналоговых регуляторов указывает в каком состоянии находятся аналоговые регуляторы: включены или отключены. В отключенном состоянии аналоговые регуляторы 71, 75 закорачиваются замыкающими контактами поляризованных реле, которое вместе с усилителем, образуют устройство управления 76 аналоговыми регуляторами.

Узел управления 73 служит для формирования сигналов управления блоком 76 управления аналоговыми регуляторами, регистром-формирователем 67 входного сигнала и буферным регистром-формирователем 68 состояния аналоговых регуляторов.

Узел 78 инициализации служит для отключения аналоговых регуляторов при подаче напряжения питания или в случае сбоя питания, при этом замыкающие контакты поляризованных реле замыкаются.

Для контроля состояния аналоговых регуляторов предусмотрен также узел 77 индикации состояния аналоговых регуляторов.

Двухконтактная система регулирования состоит из регулятора тока 75 и регулятора скорости 71. Конфигурация аналоговой системы регулирования выбирается в зависимости от требуемого алгоритма работы и устанавливается соответствующим соединением перемычек в блоке аналоговых регуляторов.

Сигналы управления приводом снимаются с выхода регулятора тока. На регуляторе скорости 71 и регуляторе тока 75 предусмотрены узлы ограничения 70, 74.

Блок 72 нормирующих масштабных усилителей служит для нормирования уровня аналоговых сигналов, которые поступают на аналого-цифровой преобразователь 87 блока ввода-вывода аналоговых сигналов.

Блок ввода-вывода аналоговых сигналов предназначен для ввода аналоговых сигналов, преобразования сигналов в цифровую форму с гальваническим разделением цепей, а также для преобразования цифровых сигналов в аналоговые и вывода аналоговых сигналов с гальваническим разделением цепей.

Первый, второй, третий формирователи 79, 80, 81 входных сигналов служат для формирования шины адреса, шины управления и входных сигналов шины данных.

Буферный формирователь 82 выходного сигнала служит для формирования выходных сигналов шины данных.

Дешифратор 87 адреса служит для выбора адреса одного из аналоговых входов или аналоговых выходов.

Цифроаналоговый преобразователь 89 динамического вывода и цифроаналоговый преобразователь 90 статического вывода служит для преобразования цифровых сигналов в аналоговые.

Коммутатор 94 входов аналоговых сигналов служит для выбора одного из аналоговых сигналов в соответствии с адресом, поступающим от дешифратора адреса.

Узел 83 управления служит для формирования сигналов управления первым и третьим формирователями 79, 81 входного сигнала, буферным формирователем 82 выходного сигнала, аналого-цифровым преобразователем 88 и цифроаналоговыми преобразователями 89, 90 динамического и статического вывода.

Ввод аналоговых сигналов и преобразование их в цифровую фазу осуществляется следующим образом: входные аналоговые сигналы поступают на коммутатор 94 входов аналоговых сигналов, который в соответствии с поступившим адресом выбирает один из восьми аналоговых сигналов. Выбранный аналоговый сигнал через первый нормирующий усилитель 91 поступает на вход аналого-цифрового преобразователя 88. При поступлении сигнала управления аналого-цифровым преобразователем 88 осуществляется преобразование аналогового сигнала в цифровой, который через второй узел 85 гальванической развязки подается на вход буферного формирователя 82 выходного сигнала.

Узел управления 83 открывает буферный формирователь 82 и на его выходе образуется цифровой эквивалент аналогового сигнала, который поступает на шину данных.

Преобразование цифровых сигналов в аналоговые и их вывод с гальваническим разделением цепей осуществляется следующим образом: цифровой сигнал с шины данных через третий формирователь 81 входного сигнала и второй узел 85 гальванической развязки поступает на вход цифроаналогового преобразователя 89 динамического вывода. При поступлении сигнала управления цифроаналоговым преобразователем 89 динамического вывода осуществляется преобразование цифрового сигнала в аналоговый, который через второй нормирующий усилитель 92 поступает на вход коммутатора 95 выходных аналоговых сигналов. Коммутатор 95 в соответствии с поступившим адресом выбирает один из восьми выходов аналоговых сигналов, на который поступает преобразованный аналоговый сигнал и через клеммы разъема выводятся из блока.

Блок 9 вывода релейных и логических сигналов предназначен для вывода управляющих сигналов с гальваническим разделением выходных цепей, а также для индикации состояния релейных и логических сигналов.

Формирователи 96, 97 входного сигнала адреса и входного сигнала управления служат для формирования шин адреса и управления второй микроЭВМ.

Дешифратор 100 адреса служит для дешифрации сигналов, поступающих по шине адреса второй микроЭВМ.

Узел 101 выборки и управления служит для формирования сигналов управления регистрами 103, 104 первого и второго портов вывода релейных сигналов, буферными регистрами-формирователями 102, 105 состояния первого и второго портов вывода релейных сигналов, буферными регистрами-формирователями 98, 99 состояния и входного сигнала, а также сигнала управления для узла 114 инициализации первого и второго портов вывода релейных сигналов.

Буферный регистр-формирователь 99 входного сигнала служит для формирования сигналов, поступающих с шины данных второй микроЭВМ, которые подаются на узел 108 гальванической развязки, служащий для получения гальванически развязанных выходных логических сигналов.

Первый и второй формирователи 109, 110 выходного сигнала служат для формирования сигналов от узла 108 гальванической развязки.

Узел 111 индикации состояния логических сигналов служит для контроля состояния логических сигналов.

Буферный регистр-формирователь 98 состояния служит для формирования слова состояния блока вывода релейных и логических сигналов. Четыре бита слова состояния используются для определения состояния четырех логических сигналов, другие четыре бита указывают на возможность обращения процессора второй микроЭВМ к блоку 9 вывода релейных и логических сигналов.

Регистры 103, 104 первого и второго портов вывода релейных сигналов служат для формирования сигналов включения соответствующих обмоток поляризованных реле первого и второго портов 106, 107 вывода релейных сигналов.

Узел 114 инициализации первого и второго портов вывода релейных сигналов служит для обнуления портов 106, 107 вывода релейных сигналов после включения питания или в случае сбоя напряжения питания.

Буферные регистры-формирователи 102, 105 состояния первого и второго портов вывода релейных сигналов служат для формирования сигналов состояния поляризованных реле первого и второго портов 106, 107 вывода релейных сигналов, которые поступают на шину данных второй микроЭВМ.

Процесс вывода логических сигналов осуществляется следующим образом: при поступлении сигналов по шинам данных, адреса и управления второй микроЭВМ узел 101 выборки и управления формирует сигнал, открывающий буферный регистр-формирователь 99 входного сигнала, и сигналы с его выхода через узел 108 гальванической развязки поступают на первый и второй формирователи 109, 110 выходного сигнала. На выходе первого формирователя 109 получаем гальванически развязанные логические сигналы. Состояние этих логических сигналов контролируется с помощью узла 111 индикации состояния логических сигналов.

Процесс вывода релейных сигналов осуществляется следующим образом: при поступлении сигналов по шинам данных, адреса и управления второй микроЭВМ узел 101 выборки и управления открывает регистр 103 или 104 первого или второго портов 106, 107 вывода релейных сигналов, на выходе которых формируются сигналы, управляющие включением соответствующих обмоток поляризованных реле первого или второго портов 106, 107 вывода релейных сигналов. Состояние реле контролируется узлом 114 инициализации первого и второго портов вывода релейных сигналов и узлом 113 индикации состояния второго порта вывода релейных сигналов.

Сигналы состояния первого и второго портов 106, 107 вывода релейных сигналов выводятся через буферные регистры-формирователи 102, 105 состояния портов вывода релейных сигналов на шину данных второй микроЭВМ.

После включения питания или в случае сбоя напряжения питания принудительно проводится инициализация первого и второго портов 106, 107 вывода релейных сигналов для установки их в нулевое положение.

Блок ввода 10 релейных и логических сигналов предназначен для ввода в систему управляющих релейных и логических сигналов с гальваническим разделением входных цепей.

Формирователь 115 входных релейных сигналов служит для формирования входных релейных сигналов.

Формирователь 116 входных сигналов адреса служит для формирования сигналов шины адреса второй микроЭВМ.

Формирователь 117 входных сигналов управления служит для формирования сигналов шины управления второй микроЭВМ.

Узел 120 выборки сигнала служит для управления первым и вторым буферными регистрами-формирователями 128, 129 выходного сигнала, а также для формирования сигнала выборки, поступающего на дешифратор адреса 119.

Дешифратор 119 адреса служит для выборки строки матрицы оперативно-запоминающего устройства 125 релейных сигналов или матрицы постоянно-запоминающего устройства 126.

Формирователь 123 сигнала выборки строк служит для формирования сигнала выборки строк матриц оперативно-запоминающего устройства 125 релейных сигналов и постоянно-запоминающего устройства 126.

Формирователь 127 выходного сигнала служит для формирования сигнала, поступающего с выбранной строки матриц оперативно-запоминающего устройства 125 релейных сигналов или постоянно-запоминающего устройства 126.

Первый и второй буферные регистры-формирователи 128, 129 выходного сигнала служат для формирования сигналов шины данных второй микроЭВМ.

Сигналы от внешних устройств управляют включением реле формирователя 115 входных релейных сигналов. Состояние реле контролируется с помощью семисегментных индикаторов узла 124 индикации состояния релейных сигналов.

Блок 10 ввода релейных и логических сигналов позволяет организовать цикл чтения состояния реле второй микроЭВМ. При поступлении сигналов по шинам адреса и управления второй микроЭВМ происходит выбор строки матрицы оперативно-запоминающего устройства 125 релейных сигналов и информация о состоянии реле с выбранной строки матрицы через формирователь 127 выходного сигнала подается на первый буферный регистр-формирователь 128 выходного сигнала. При поступлении сигнала управления первым буферным регистром-формирователем 128 выходного сигнала от узла 120 выборки сигнала этот регистр открывается и на его выходе формируется сигнал состояния реле, поступающий на шину данных второй микроЭВМ.

В матрице постоянно-запоминающего устройства 126 информация устанавливается пользователем путем установки соответствующих перемычек. Эта информация выводится на шину данных второй микроЭВМ аналогично описанному выше циклу чтения состояния реле.

Блок ввода релейных и логических сигналов позволяет организовать ввод четырех гальванически развязанных логических сигналов. Логические сигналы с выхода формирователя 121 сигнала от узла 118 гальванической развязки подаются на второй буферный регистр-формирователь 129 выходного сигнала. При поступлении сигнала управления вторым буферным регистром-формирователем 129 выходного сигнала от узла 120 выборки сигнала этот регистр открывается и на его выходе формируются логические сигналы, которые поступают на шину данных второй микроЭВМ. Состояние логических сигналов контролируется с помощью узла 128 индикации состояния логических сигналов.

Таким образом предлагаемое техническое решение позволяет: увеличить надежность управляемости системы многодвигательного электропривода, построить различные системы многодвигательного электропривода, реализовать различные виды цифроаналоговых регуляторов.

Формула изобретения

1. Цифровой регулятор для многодвигательного электропривода, содержащий n каналов управления по числу электродвигателей, каждый из которых содержит первую микроЭВМ, блок оперативного запоминающего устройства (ОЗУ), первый блок последовательного ввода/вывода управляющей информации с входами для ввода сигнала от датчика скорости, блок ввода/вывода аналоговых сигналов, блок ввода/вывода релейных и логических сигналов с входами и выходами для ввода и вывода управляющих сигналов от внешних устройств, причем первые входы/выходы данных первой микроЭВМ соединены через первую одноименную шину соответственно с входами/выходами блока последовательного ввода/вывода управляющей информации и блока ввода/вывода аналоговых сигналов, первые выходы адреса и управления первой микроЭВМ через первые одноименные шины соединены с входами блока ввода/вывода аналоговых сигналов, вторые входы/выходы данных, выходы управления и адреса первой микроЭВМ через вторые одноименные шины соединены соответственно с первыми входами/выходами и входами блока ОЗУ, первый канал управления содержит энергонезависимый блок памяти, первые выходы данных и первые входы управления и адреса которого подключены к вторым одноименным шинам первой микроЭВМ, отличающийся тем, что в каждый канал управления введены вторая микроЭВМ, второй блок последовательного ввода/вывода управляющей информации, первые входы и выходы которого предназначены для подключения к линии связи локальной вычислительной сети, блок аналоговых регуляторов с первыми входами для ввода обратных связей по току и скорости и выходами для вывода сигналов управления электроприводом, причем первые входы/выходы данных и выходы управления и адреса второй микроЭВМ через одноименные шины соединены соответственно с входами/выходами и входами блока ввода/вывода релейных и логических сигналов, входы/выходы данных и входы управления второго блока последовательного ввода/вывода управляющей информации подключены к первым одноименным шинам второй микроЭВМ, а вторые входы и выходы предназначены для организации каналов связи с второй микроЭВМ, вторые входы/выходы данных и выходы управления и адреса второй микроЭВМ через вторые одноименные шины соединены соответственно с вторыми входами/выходами и входами блока ОЗУ, а в первом канале управления дополнительно с соответствующими вторыми входами/выходами и входами энергонезависимого блока памяти, вторые входы и выходы блока аналоговых регуляторов каждого канала управления соединены с входами и выходами блока ввода/вывода аналоговых сигналов, а входы/выходы данных и входы управления этого блока подключены к первым одноименным шинам первой микроЭВМ, первый блок последовательного ввода/вывода управляющей информации снабжен входами и выходами, предназначенными для подключения к второй линии связи локальной вычислительной сети, и входами и выходами, предназначенными для организации каналов связи первой микроЭВМ, в каждый из n-1 каналов управления введен блок энергонезависимой памяти, первые выходы данных и первые входы управления и адреса которого подключены к вторым одноименным шинам первой микроЭВМ, а вторые входы/выходы данных и входы управления и адреса к одноименным вторым шинам второй микроЭВМ, при этом первая и вторая микроЭВМ выполнены с возможностью реализации алгоритмов, приведенных в описании на фиг. 10 13.

2. Регулятор по п. 1, отличающийся тем, что блок ОЗУ содержит восемь формирователей входных сигналов, статическое оперативно-запоминающее устройство, два дешифратора строк, два узла установки конфигурации электропривода, четыре буферных регистратора-формирователя выходных сигналов, при этом входы первого и пятого формирователей входных сигналов являются первыми входами адреса блока, а входы третьего и шестого формирователей входных сигналов первыми входами управления, объединенные входы и выходы первого и третьего буферных регистров-формирователей являются первыми входами/выходами данных блока, входы второго и седьмого формирователей входных сигналов вторыми входами адреса, входы четвертого и восьмого формирователей входных сигналов вторыми входами управления, объединенные входы и выходы второго и четвертого буферных регистров-формирователей выходных сигналов - вторыми входами/выходами данных блока, выходы первого и второго формирователей входных сигналов подключены к адресным входам статического оперативно-запоминающего устройства, входы выборки которого соединены с выходами третьего и четвертого формирователей входных сигналов, выходы которых подключены к входам управления первого и второго буферных регистров-формирователей выходных сигналов, вторые входы/выходы которых связаны с входами/выходами данных статического оперативно-запоминающего устройства, пятый формирователь входных сигналов выходами связан через последовательно соединенные первый дешифратор строк, первый узел установки конфигурации электропривода с входами третьего буферного формирователя выходных сигналов, выходы шестого формирователя входных сигналов соединены с входами управления первого дешифратора строк и третьего буферного регистра-формирователя выходных сигналов, седьмой формирователь входных сигналов выходами связан через последовательно соединенные второй дешифратор строк, второй узел установки конфигурации электропривода с входами четвертого буферного регистра-формирователя выходных сигналов, выходы восьмого формирователя входных сигналов соединены с входами управления второго дешифратора строк и четвертого буферного регистра-формирователя выходных сигналов.

3. Pегулятор по п.1, отличающийся тем, что энергонезависимый блок памяти содержит шесть формирователей входных сигналов, два дешифратора состояния, два дешифратора адреса, дешифратор строк, формирователь сигнала выборки строк, оперативно-запоминающее устройство, выполненное на поляризованных реле, формирователь сигнала записываемого слова, четыре буферных регистра-формирователя выходного сигнала, регистр записываемого слова, при этом выходы первого и второго буферных регистров-формирователей выходного сигнала объединены и являются первыми выходами данных, вторые входы первого формирователя входного сигнала и первого дешифратора состояния, а также объединенные входы управления первого шестого формирователей входного сигнала являются первыми входами управления блока, входы второго и третьего формирователей входного сигнала первыми входами адреса, входы четвертого и пятого формирователей входного сигнала вторыми входами адреса, вторые входы шестого формирователя входного сигнала и второго дешифратора состояния, а также объединенные третий вход второго дешифратора состояния и вход формирователя сигнала записываемого слова являются вторыми входами управления, входы/выходы третьего и четвертого буферных регистров-формирователей выходного сигнала, а также регистра записываемого слова объединены и являются вторыми входами/выходами данных, выход первого формирователя входного сигнала подключен к первым входам первого дешифратора состояния, дешифратора строк, второго дешифратора состояния, выходами связанного с управляющими входами третьего и четвертого буферных регистров-формирователей выходного сигнала, выходы первого дешифратора состояния соединены с управляющими входами первого и второго буферных регистров-формирователей выходного сигнала, выходы второго формирователя входного сигнала связаны с входами первого дешифратора адреса, объединенные выходы третьего и четвертого формирователей входного сигнала через последовательно соединенные дешифратор строк, формирователь сигнала выборки строк и оперативно-запоминающее устройство, выполненное на поляризованных реле, связаны с входами второго и третьего буферных регистров-формирователей выходного сигнала, выходы пятого формирователя входного сигнала через второй дешифратор адреса связаны с четвертым входом второго дешифратора состояния, первые выходы формирователя сигнала записываемого слова подключены к вторым входам оперативно-запоминающего устройства, вторые выходы к входам первого и четвертого буферных регистров-формирователей выходного сигнала, третий выход второго дешифратора состояния подключен к входу регистра записываемого слова, выходы которого связаны с формирователем сигнала записываемого слова.

4. Регулятор по п.1, отличающийся тем, что первый блок последовательного ввода/вывода управляющей информации содержит буферные регистры-формирователи входного и выходного сигнала, формирователь входного сигнала, три узла гальванической развязки, два формирователя выходного сигнала, два коммутатора каналов связи, объединенные входы/выходы буферных регистров-формирователей входного и выходного сигналов являются входами/выходами данных блока, а выходы буферного регистра-формирователя входного сигнала выходами параллельного вывода управляющей информации, входы буферного регистра-формирователя выходного сигнала входом параллельного ввода управляющей информации, входы формирователя входного сигнала входами управления блока, а его выходы подключены к входам управления соответствующих буферных регистров-формирователей входного и выходного сигналов, выходы первого и второго узлов гальванической развязки соединены соответственно с входами первого и второго формирователей выходного сигнала, выходы второго формирователя выходного сигнала подключены к входам первого коммутатора каналов связи, выход которого является выходом для организации каналов связи первой микроЭВМ, выходы третьего узла гальванической развязки являются выходами, предназначенными для подключения к второй линии связи локальной вычислительной сети, а входы связаны с выходами второго коммутатора каналов связи, вход которого является входом для организации каналов связи первой микроЭВМ.

5. Регулятор по п.1, отличающийся тем, что второй блок последовательного ввода/вывода управляющей информации содержит буферные регистры-формирователи входного и выходного сигналов, два формирователя входного сигнала, два узла гальванической развязки, два формирователя выходного сигнала, два коммутатора каналов связи, при этом выходы буферного регистра-формирователя выходного сигнала соединены с входами буферного регистра-формирователя входного сигнала и являются входами/выходами данных блока, а выходы буферного регистра-формирователя входного сигнала являются выходом параллельного вывода, вход буферного регистра-формирователя выходного сигнала входом параллельного ввода, входы первого формирователя входного сигнала входами управления блока, а выходы связаны с управляющими входами буферных регистров-формирователей входного и выходного сигналов, входы первого узла гальванической развязки являются входами для подключения к линии связи локальной вычислительной сети, а выходы через второй формирователь выходного сигнала соединены с входами первого коммутатора каналов связи, выходы которого являются выходами для организации каналов связи с второй микроЭВМ, выходы первого формирователя выходного сигнала являются выходами для подключения к линии связи локальной вычислительной сети, а входы через второй узел гальванической развязки и второй коммутатор каналов связи соединены с выходами второго формирователя входного сигнала, входы которого образуют входы для организации каналов связи с второй микроЭВМ.

6. Регулятор по п.1, отличающийся тем, что блок аналоговых регуляторов содержит регистр-формирователь входного сигнала, буферный регистр-формирователь состояния аналоговых регуляторов, формирователь входного сигнала, первый узел ограничения, аналоговый регулятор скорости, блок нормирующих масштабных усилителей, узел управления, второй узел ограничения, аналоговый регулятор тока, блок управления аналоговыми регуляторами, блок индикации включения аналоговых регуляторов, блок инициализации аналоговых регуляторов, выходы буферного регистра-формирователя состояния аналоговых регуляторов подключены к входам регистра формирователя входного сигнала, которые являются входами/выходами данных блока, выходы регистра-формирователя входного сигнала соединены с входами блока управления аналоговыми регуляторами, первые выходы которого связаны с входами блока индикации включения аналоговых регуляторов, вторые выходы подключены к входам буферного регистра-формирователя состояния аналоговых регуляторов, третьи выходы к входам аналогового регулятора скорости и аналогового регулятора тока, а управляющие входы блока управления аналоговыми регуляторами к первому выходу узла управления и выходу блока инициализации аналоговых регуляторов, второй выход узла управления подключен к управляющему входу буферного регистра-формирователя состояния аналоговых регуляторов, а третий выход к управляющему входу буферного регистра-формирователя входного сигнала, выходы формирователя входного сигнала к входам узла управления, а входы являются входами управления блока, входы аналогового регулятора скорости, аналогового регулятора тока, блока нормирующих масштабных усилителей являются аналоговыми входами блока, а выходы аналогового регулятора тока и блока нормирующих масштабных усилителей аналоговыми выходами блока, выходы первого и второго узлов ограничения подключены соответственно к входам аналогового регулятора скорости и аналогового регулятора тока, соединенных между собой последовательно.

7. Регулятор по п.1, отличающийся тем, что блок ввода/вывода аналоговых сигналов содержит три формирователя входного сигнала, буферный формирователь выходного сигнала, узел управления, два узла гальванической развязки, формирователь выходного сигнала, дешифратор адреса, аналого-цифровой преобразователь, цифроаналоговые преобразователи статического и динамического вывода, три нормирующих усилителя, коммутаторы входных и выходных аналоговых сигналов, входы первого формирователя входного сигнала являются входами адреса, а выходы через последовательно соединенные первый узел гальванической развязки, формирователь выходного сигнала и дешифратор адреса подключены к входам коммутаторов входных и выходных аналоговых сигналов, управляющие входы и выходы которых являются аналоговыми входами и выходами блока, входы второго формирователя входного сигнала являются входами управления блока, а выходы соединены с входами узла управления, первый выход которого подключен к управляющим входам первого и третьего формирователей входного сигнала и буферного формирователя выходного сигнала, входы управления аналого-цифрового преобразователя, цифроаналогового преобразователя динамического вывода, цифроаналогового преобразователя статического вывода подключены к второму, третьему и четвертому выходам узла управления, входы третьего формирователя входного сигнала и выходы буферного формирователя выходного сигнала являются входом/выходом данных, а выходы третьего формирователя входного сигнала и входы буферного формирователя выходного сигнала через второй узел гальванической развязки связаны с соответствующими выходами и входами аналого-цифрового преобразователя, цифроаналоговых преобразователей динамического и статического вывода, вход аналого-цифрового преобразователя через первый нормирующий усилитель связан с выходом коммутатора входных аналоговых сигналов, входы которого образуют входы блока, выход цифроаналогового преобразователя динамического вывода через второй нормирующий усилитель связан с управляющим входом коммутатора выходных аналоговых сигналов, выходы которых образуют выходы блока, выход цифроаналогового преобразователя статического вывода связан с входом третьего нормирующего усилителя, выход которого образует выход блока.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13