Устройство преобразования уровней логических сигналов на кмоп-транзисторах

 

Устройство относится к импульсной технике и может быть использовано для преобразования ТТЛ-уровней в КМОП-уровни логических сигналов. В предлагаемом устройстве с целью снижения потребляемой мощности используются КМОП-инвертор, шесть n-канальных транзисторов, один p-канальный транзистор и конденсатор. Схема включения элементов обеспечивает получение на выходе сигнала с амплитудой, равной напряжению питания при полном отсутствии статического тока. Кроме того, предусмотрены варианты схемы с повышенной нагрузочной способностью и с расширенным диапазоном питающих напряжений. 2 з.п. ф-лы, 3 ил.

Устройство относится к импульсной технике и может быть использовано для преобразования ТТЛ-уровней в КМОП-уровни логических сигналов.

В КМОП ИС, работающих совместно с ТТЛ схемаи, возхникают задачи согласованного выходного напряжения ТТЛ- уровней (минимальный высокий уровень +2,4 В и максимальный низкий уровень + 0,4 В) с КМОП логическими сигналами, где уровень логической единицы совпадает с уровнем питания. Если при этом уровень питания КМОП-схемы превышает 2,4 В на величину порогов МОП-транзисторов, то в КМОП-схеме возникают статические токи, приводящие к неоправданным потерям мощности. Согласующие устройства на КМОП-транзисторах получили широкое распространение (патенты США 4587447, 4593212, 4336466, кл. H 03 K). Однако в указанных схемах-аналогах статические токи полностью не устраняются.

В качестве прототипа выбрана схема по а.с. 1319273, кл. H 03 K 19/08. Схема содержит инвертор, два n-канальных транзистора, двунаправленный управляемый ключ и D-триггер.

Недостатком указанной схемы, как и в названных выше аналогах, является наличие статических токов.

Цель изобретения снижение потребляемой мощности за счет исключения статических токов.

Поставленная цель достигается тем, что устройство преобразования уровней логических сигналов на КМОП-транзисторах, содержащее инвертор, два n-канальных транзистора, шины входного и выходного сигналов, шины источника питания, причем затворы транзисторов инвертора соединены с шиной входного сигнала, исток n-канального транзистора инвертора соединен с общей шиной, сток первого n-канального транзистора соединен с шиной источника питания, затвор, с выходом инвертора исток, со стоком второго n-канального транзистора, сток второго n-канального транзистора соединен с шиной выходного сигнала, затвор- с шиной входного сигнала, исток- с общей шиной, дополнительно содержит третий, четвертый и пятый n-канальные транзисторы, p-канальный транзистор и конденсатор, причем сток и затвор третьего n-канального транзистора соединены с шиной источника питания, исток- с истоком p-канального транзистора инвертора, сток и затвор четвертого n-канального транзистора соединены с шиной источника питания, исток- с истоком p-канального транзистора, затвор p-канального транзистора соединен со стоком пятого n-канального транзистора соединен с шиной входного сигнала, исток пятого n-канального транзистора соединен с общей шиной, а конденсатор включен между истоком третьего и стоком пятого n-канальных транзисторов.

Дополнительные транзисторы и конденсатор, а также связи между ними и транзисторами ограничительной части, описанные выше, не встречаются в известных авторам схемах аналогичного назначения, но в то же время в совокупности они обеспечивают выполнение функций известных устройств преобразования уровней логических сигналов с меньшим потреблением мощности (за счет исключения статических токов).

Таким образом, перечисленные признаки являются новыми и существенными.

На фиг. 1 представлена принципиальная электрическая схема устройства преобразования уровней логических сигналов на КМОП-транзисторах.

Схема содержит инвертор 1, вход которого соединен с шиной входного сигнала 12, первый n-канальный транзистор 2, сток которого соединен с шиной источника питания 10, затвор с выходом инвертора 1, а исток с шиной 9 выходного сигнала и со стоком второго n-канального транзистора 3, затвор которого соединен с шиной входного сигнала 12, а исток с общей шиной 11, третий n-канальный транзистор 4, сток и затвор которого соединены с шиной источника питания 10, а исток с истоком p-канального транзистора инвертора 1, четвертый n-канальный транзистор 5, сток и затвор которого соединены с шиной источника питания 10, а исток с истоком p-канального транзистора 7, затвор которого соединен с шиной входного сигнала 12, а сток- со стоком пятого n-канального транзистора 6, затвор которого соединен с шиной входного сигнала 12, а исток- с общей шиной 11, конденсатор 8, включенный между истоком n-канального транзистора 4 и стоком пятого n-канального транзистора 6.

Устройство работает следующим образом.

В начальном состоянии на входной шине 12 действует сигнал высокого уровня, при этом n-канальный транзистор инвертора и транзисторы 3 и 6 открыты, p-канальный транзистор инвертора и транзистор 7 закрыты истоковым напряжением E_пит V_пор транзисторов 4 и 5 соответственно, в результате чего на выходе инвертора действует потенциал общей шины, закрывающий транзистор 2. Конденсатор 8 заряжается до напряжения истока p-канального транзистора инвертора. На шине выходного сигнала действует потенциал общей шины. Таким образом, статический ток полностью отсутствует.

На входную шину 12 подают сигнал низкого уровня, n-канальный транзистор инвертора и транзисторы 3 и 6 закрываются, p-канальный транзистор инвертора и транзистор 7 открываются, на стоке транзистора 6 образуется перепад напряжения, который через конденсатор 8 поступает на исток p-канального транзистора инвертора.

В результате на затвор транзистора 2 поступает напряжение, равное (E_пит V_пор), где V_пор. величина порогового напряжения n-канальных транзисторов, C₈ емкость конденсатора 8, C₂ емкость затвора транзистора 2. Если выбрать С₈ > C₂, то напряжение на затворе транзистора 2 близко к величине 2 (E_пит V_пор), транзистор 2 открыт, и на шине выходного сигнала 9 устанавливается напряжение питания.

Статический ток полностью отсутствует, таким образом, устройство потребляет ток лишь в момент переключения входного сигнала.

Описанная схема может быть усовершенствована таким образом, чтобы повысить напряжение на затворе транзистора 2 и тем самым увеличить нагрузочную способность устройства.

Для достижения поставленной цели, как показано на фиг. 2, в схему введены шестой n-канальный транзистор 5.1, сток и затвор которого соединены с шиной источника питания 10, а исток- с истоком второго p-канального транзистора 7.1, затвор которого соединен с шиной входного сигнала 12, а сток- со стоком седьмого n-канального транзистора 6.1, затвор которого соединен с шиной входного сигнала 12, а исток с общей шиной 11, а также в схему введен конденсатор 8.1, включенный между истоком четвертого n-канального транзистора 5 и стоком седьмого n-канального транзистора 6.1. Кроме того, описанная цепь транзисторы 5.1, 7.1, 6.1, конденсатор 8.1 может быть повторена, как показано на фиг. 2, необходимое число раз (последнее звено цепи обозначено на фиг. 2 номерами 5.N, 7.N, 6.N, 8.N).

При срабатывании схемы, изображенной на фиг. 2, транзисторы 5.1, 7.1, 6.1 и конденсатор 8.1, а также аналогичные транзисторы и конденсатор последующих цепей, вплоть до транзисторов 5.N, 7.N, 6.N и конденсатора 8.N, срабатывают так же, как транзисторы 5, 7, 6 и конденсатор 8 схемы, изображенной на фиг. 1, но в схеме на фиг. 2 перепад напряжения на стоке транзистора 6 составляет не E_пит V_пор, как в схеме на фиг. 1, а≈(N+1) E_пит- V_пор), где N число звеньев, тем самым напряжение, передаваемое на затвор транзистора 2, повышается до величины что увеличивает нагрузочную способность устройства.

В описанных выше вариантах схемы статический ток отсутствует, причем, когда на входной шине 12 действует сигнал низкого уровня, отсутствие потребления обусловлено закрытыми n-канальными транзисторами инвертора и закрытыми n-канальными транзисторами 6-6.1, 6.N, а когда на входной шине действует сигнал высокого уровня, то отсутствие сквозного тока обусловлено тем, что p-канальный транзистор инвертора и p-канальные транзисторы 7-7.1,7. N закрыты истоковым напряжением E_пит V_пор транзисторов 4, 5, 5.1,5.N соответственно. Эти соображения справедливы в тех случаях, когда напряжение питания в КМОП-схеме составляет 5В, а пороги транзисторов составляют типичное для такого питания значения 1,2В. Однако в случаях применения напряжения питания 9В, 12В и выше, а также в случаях использования транзисторов с порогами менее 1В, напряжение E_пит - V_пор может оказаться слишком высоким для запирания p-канальных транзисторов, на затворе которых присутствует напряжение ТТА логической "1" - 2,4В, поэтому при указанный напряжениях питания выше 5В и порогах ниже 1В в схеме появится сквозное потребление в статическом режиме.

От этого недостатка свободна схема, изображенная на фиг. 3. В этой схеме с целью расширения диапазона используемых напряжений питания и пороговых напряжений транзисторов между истоками n-канальных транзисторов 4, 5, 5.1,5. N, затворы и стоки которых подключены к шине источника питания, и истоками p-канального транзистора инвертора и p-канальных транзисторов 7, 7.1,7.N поставлены n-канальные транзисторы в диодном включении в количестве n штук 4.1,4.n, 5.01,5.0n, 5.11,5.1n, 5.N1,5.Nn. При напряжении на истоках p-канальных транзисторов составляет E_пит - nV_пор; число транзисторов n всегда может быть подобрано так, чтобы E_пит nV_пор было не выше напряжения, необходимого для запирания p-канального транзистора по истоку, когда на затворе уровень напряжения составляет 2,4 В. Таким образом, сквозное потребление будет отсутствовать, когда на вход подано напряжение логической ТТЛ "1", при любом уровне напряжения питания и любом значении порогов транзисторов. При этом необходимое напряжение на затворе транзистора 2 может быть обеспечено выбором числа N звеньев цепи типа транзисторов 5.N, 5.N1,5.Nn, 7.N, 6.N и конденсатор 8.N.

Формула изобретения

1. Устройство преобразования уровней логических сигналов на КМОП-транзисторах, содержащее инвертор, два n-канальных транзистора, шины входного и выходного сигналов, шину источника питания, причем исток n-канального транзистора инвертора соединен с общей шиной, сток первого n-канального транзистора соединен с шиной источника питания, затвор с выходом инвертора, исток со стоком второго n-канального транзистора, затвор которого соединен с входом инвертора, исток с общей шиной, отличающееся тем, что в него введены третий, четвертый и пятый n-канальные транзисторы, р-канальный транзистор и конденсатор, причем сток и затвор третьего n-канального транзистора соединены с шиной источника питания, исток с истоком р-канального транзистора инвертора, сток и затвор четвертого n-канального транзистора соединены с шиной источника питания, исток с истоком р-канального транзистора, затвор которого соединен с входом инвертора и с шиной входного сигнала, сток через конденсатор с истоком р-канального транзистора инвертора и непосредственно со стоком пятого n-канального транзистора, затвор которого соединен с входом инвертора, исток с истоком второго n-канального транзистора, сток которого соединен с выходной шиной.

2. Устройство по п. 1, отличающееся тем, что оно содержит N дополнительных цепей, где N целое число, определяемое требуемой нагрузочной способностью устройства, каждая из которых подключена между шиной источника питания и общей шиной и выполнена идентично цепи, состоящей из четвертого n-канального транзистора, р-канального транзистор, пятого n-канального транзистора и соединенного с ним одним выводом конденсатора, при этом свободный вывод конденсатора каждой последующей цепи подключен к истоку р-канального транзистора предыдущей цепи.

3. Устройство по п. 1 или 2, отличающееся тем, что соединение истока третьего n-канального транзистора с истоком р-канального транзистора инвертора и истока пятого n-канального транзистора с истоком р-канального транзистора каждой из цепей осуществлено через соответствующую цепь из последовательно включенных n-канальных транзисторов, затвор каждого из которых соединен с собственным стоком.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3