Устройство коммутации широкополосных сигналов

 

Изобретение относится к технике коммутации и может быть использовано для построения коммутационных полей электронных АТС. Введение поперечного транзистора и схемы деблокировки входной линии позволяет согласовать параметры входных и выходных линий матрицы и повысить надежность коммутации сигналов длительности (широкополосных). 6 з.п. ф-лы, 4 ил.

Изобретение относится к технике коммутации и может быть использовано для построения коммутационных полей электронных АТС.

Известна матрица точек связи [1], выполненная в технике полевых транзисторов, с парами элементов связи, предусмотренными в точках связи и соответственно образованными двумя переключательными транзисторами, соответственно нагружаемыми на управляющем электроде сигналом переключения, соответственно блокировки, переключательные транзисторы которых соответственно подключены основным электродом к одному, соответственно, к другому сигнальному проводу соответствующей матричной выходной линии, которая со своей стороны снабжена выходным дифференциальным усилителем с характеристикой опрокидывания, причем пары элементов связи соответственно имеют два входных транзистора, соответственно образующих с переключательным транзистором последовательную схему, которые соответственно подключены управляющим электродом к одному, соответственно, к другому сигнальному проводу соответствующей матричной входной линии, и соответствующий главный электрод которых, отвернутый от последовательной схемы соединен через считывающий транзистор с одним присоединительным элементом (корпус) источника рабочего напряжения, с другим присоединительным элементом которого соединен соответственно через транзистор предварительного заряда каждый сигнальный провод соответствующей матричной выходной линии, и причем транзисторы предварительного заряда и считывающий транзистор противофазно по отношению друг к другу нагружены на своем управляющем электроде тактом управления коммутационным полем, подразделяющим промежуток времени переключения бита на фазу предварительного заряда и собственную фазу переключения, так что в каждой предварительной фазе при заблокированном считывающем транзисторе оба сигнальных провода матричной выходной линии через соответствующей транзистор предварительно заряда по меньшей мере приблизительно заряжаются до потенциала, имеющегося на указанном другом присоединительном элементе источника рабочего напряжения.

Это известное устройство связи широкополосного сигнала несет с собой в дополнение к преимуществам, связанным с матрицей коммутационных точек, выполненной в технике полевых транзисторов, другое преимущество, заключающееся в том, что, с одной стороны, при заблокированной точке связи, даже без дополнительных мер по демпфированию, никакие сигналы помех не попадают через точку связи на выход матрицы и что, с другой стороны, при проводящей точке связи - при собственном переключении бита имеющие место при известных условиях перезаряды матричной выходной линии всегда происходят только в одном направлении перезаряда, исходя из рабочего потенциала, соответствующего состоянию сигнала, и таким образом уже с малым перезарядом (соответствующим превышению порога, являющего близким к этому значению рабочего потенциала и соответствующего точке опрокидывания дифференциального усилителя) и тем самым соответственно быстро связан однозначный переход переключенного цифрового сигнала, появляющегося на выходе устройства связи, из одного состояния сигнала в другое состояние сигнала.

В случае такого устройства связи широкополосного сигнала дальнейшее повышение быстродействия делается возможным за счет того, что оба транзистора предварительного заряда на своих главных электродах, повернутых к соответствующей матричной выходной линии, соединены друг с другом посредством поперечного транзистора, управляющий электрод которого соединен с управляющими электродами транзисторов предварительного заряда (выложенная заявка на европейский патент N 345623); это в сочетании с преимуществом, связанным с ускорением предварительного заряда матричных выходных линий, несет с собой другое преимущество, заключающееся в очень раннем симметривании потенциалов матричных выходных линий, так что также соответственно рано имеются начальные условия для надежного усиления с помощью послевключенного дифференциального усилителя.

Достигаемый технический результат заключается в отсутствии необходимости в считывающем транзисторе в опорной точке элементов связи, а также в отсутствии необходимости в соответствующих проводках для отделения переключающих транзисторов от соответствующего присоединения элемента (масса) источника рабочего напряжения в фазе предварительного заряда, однако эта функция отделения быть обеспечена путем соответствующего тактирования матричных входных линий посредством соответствующих логических схем, заблокированных во время такта предварительного заряда, в матричных входных линиях, тем что ко всем сигнальным проводам матричной входной линии во время такта предварительного заряда прикладывается потенциал массы с последующей блокировкой входных транзисторов, имеющихся в парах элементов связи.

В другом варианте осуществления изобретения за каждым логическим элементом может быть включена возбуждающая схема, с помощью которой может быть при известных условиях также устранено инвертирование, вызываемое логическими элементами.

Для подключения к двум, проводящим комплементарные сигналы, сигнальным проводам соответствующей матричной входной линии целесообразно, чтобы пары элементов связи в другом варианте осуществления изобретения соответственно имели два входных транзистора одинакового канального типа.

Согласно другому предпочтительному варианту осуществления изобретения пары элементов связи могут соответственно иметь два входных транзистора различного канального типа, которые подключены своим управляющим электродом к одному и тому же сигнальному проводу соответствующей матричной входной линии; тем самым на каждую матричную входную линию требуется лишь один единственный сигнальный провод, что означает дальнейшее уменьшение занимаемой площади.

Еще более отчетливое уменьшение занимаемой площади получают тогда, когда в другом варианте осуществления изобретения пары элементов связи соответственно имеют два переключательных транзистора различного канального типа, которые соответственно образуют с предвключенным транзистором того же канального типа последовательную схему.

Чтобы при этом избежать несимметричной нагрузки обоих сигнальных проводов матричных выходных линий и тем самым также несимметричной нагрузки обоих входов последующего дифференциального усилителя, устройство связи широкополосного сигнала согласно настоящему изобретению далее может быть усовершенствовано в том отношении, что только в случае одной части пар элементов связи, ведущих и той же матричной выходной линии, соответственно транзисторная последовательная схема одного канального типа соединена с одним сигнальным проводом, а транзисторная последовательная схема другого канального типа соединена с другим сигнальным проводом матричной выходной линии, в то время как в случае другой части пар элементов связи, ведущих к соответствующей матричной линии, соответственно транзисторная последовательная схема указанного другого канального типа соединена с указанным одним сигнальным проводом, а транзисторная последовательная схема указанного канального типа соединена с указанным другим сигнальным проводом матричной выходной линии; это в частности может происходить таким образом, что пары элементов связи, соединенные одним, соответственно другим способом с сигнальными проводами соответствующей матричной выходной линии, в соответствующей матричном ряду попеременно следуют друг за другом.

Другие особенности изобретения следуют из нижеследующего более подробного объяснения изобретения с помощью чертежей.

На фиг. 1 изображена схема устройства связи широкополосного сигнала соласно изобретению; на фиг. 2, 3 и 4 - примеры схемотехнической реализации ее элементов связи.

На фиг. 1 схематично изображено в объеме, необходимом для понимания изобретения, устройство связи широкополосного сигнала, на входах e_I... e_j... e_n которого, ведущих к линиям столбцов S_I... S_j ... S_n матрицы точек связи, предусмотрены, ниже объясняемые более подробно, входные цифровые сигнальные схемы, а его выходы a_I ... a_i ... a_m, достижимые от линий строк Z_I ... Z_i .. . Z_m матрицы точек связи, снабжены выходными усилительными схемами A_I ... A_i ... A_m, которые могут быть соответственно образованы с помощью дифференциального усилителя с характеристикой опрокидывания.

Пары ... K_ij ... элементов связи могут быть схематехнически реализованы, как показано на фиг. 2, 3 и 4. Пары ... K_ij ... элементов связи соответственно образованы с помощью двух переключающих транзисторов (T'_nk, T"_nk на фиг. 2 и 3; T_pk, T_nk на фиг. 4), соответственно нагружаемых на управляющем электроде сигналом переключения, соответственно блокировки и подключенных главным электродом к одному, соответственно другому сигнальному проводу Z'_i, Z"_i соответствующей матричной выходной линии, и с помощью двух входных транзисторов (T'_ne, T"_ne на фиг. 2; T_pe, T_ne на фиг. 3 и 4), соответственно образующих с переключательным транзистором последовательную схему, которые соответственно подключены управляющим электродом к соответствующей матричной входной линии (линия столбцов) ... S'_j ...

При этом, как показано на фиг. 1 и 2, матричные входные линии (линии столбцов) могут иметь соответственно два - проводящих комплементарные сигналы - сигнальных провода (S'_j и S"_j, причем согласно фиг. 2 в таком случае один входной транзистор T'_ne своим управляющим электродом подключен к сигнальному проводу S'_j, а другой входной транзистор T"_ne такого же канального типа своим управляющим электродом подключен к другому сигнальному проводу S"_j. Как это поясняют фиг. 3 и 4 в сочетании с фиг. 1, могут быть также предусмотрены два входных транзистора T_pe, T_ne различного канального типа, которые соответственно подключены своим управляющим электродом к (в таком случае единственному) сигнальному проводу S_j соответствующей матричной входной линии (линия столбцов). При этом согласно фиг. 4 оба переключающих транзистора T_pk и T_nk также могут быть различного канального типа, так что переключательный транзистор T_pk (соответственно T_nk) и входной транзистор T_pe (соответственно T_ne) того же канального типа образуют последовательную схему.

Своим отвернутым от последовательной схемы главным электродом входные транзисторы непосредственно соединены с присоединительным элементом U_ss (корпус) источника рабочего напряжения. С другим присоединительным элементом U_DD источника рабочего напряжения соединены оба сигнальных провода (Z'_i, Z"_i) соответствующей матричной выходной линии (линия строк) ... Z_i ... соответственно посредством транзистора T'_pi, соответственно T"_pi предварительного заряда; на своих главных электродах, повернутых к соответствующей матричной выходной линии (Z'_i, Z"_i), оба транзистора T'_pi, T"_pi могут быть соединены друг с другом посредством поперечного транзистора T'''_pi, управляющий электрод которого так же, как и управляющие электроды транзисторов T'_pi. T"_pi предварительного заряда, подключены к линии T такового сигнала предварительного заряда-перезаряда такта управления полем связи, который, как это еще будет ниже объяснено более подробно, подразделяет промежуток времени переключения бита на фазу предварительного заряда и собственную фазу перезаряда, соответственно переключения.

Теперь снова вернемся к фиг. 1. В изображенных там устройствах связи широкополосного сигнала входные цифровые сигнальные схемы, предусмотренные на их входах e_I, ... , e_j, ..., e_n, имеют прежде всего соответственно схему-защелку L_i, ..., L_j, ..., L_n, управляемую синхронизирующими импульсами от линии C синхронизации; позади этой схемы - защелки L в матричную входную линию соответственно включена логическая схема G_I, ..., G_j, ..., G_n (на фиг. 1), подключенная к вышеуказанной линии T тактового сигнала предварительного заряда-перезаряда, которая с помощью тактового сигнала противофазно управляется по отношению к транзисторам T'_pi, T''_pi (на фиг. 2 - 4) предварительного заряда. В случае матричных исходных линий, имеющих два сигнальных провода, как это также показано на фиг. 1, каждая такая логическая схема содержит два логических элемента, из которых один включен в один сигнальный провод, а другой включен в другой сигнальный провод; в случае матричных входных линий только с одним (единственным) сигнальным проводом, как это показано на фиг. 1, достаточным является один логический элемент в каждой логической схеме. Как это показано на фиг. 1, каждый логический элемент может быть, например, образован с помощью элемента НЕ-И (G'₁, G''₁i, ..., G'_j, G''_j, ..., G'_n, G''_n на фиг. 1; причем за каждым элементом НЕ-И может быть включена возбуждающая схема V'_i...V_j..V_n (на фиг. 1), например, также инвертирующая и тем самым устраняющая инвертирование сигнала, вызванное элементом НЕ-И.

Как это также показано на фиг. 4, в матрице точек связи, выдержанной в КМОП-технике, соответственно переключающий транзистор T_nk и входной транзистор T_ne одной последовательной схемы T_ne - T_nk могут быть транзисторами с каналом n-типа, в то время как переключательный транзистор T_pk и входной транзистор T_pe другой последовательной схем T_pe - T_pk так же, как и транзисторы T_pi предварительного заряда, являются транзисторами с каналом p-типа.

Так как транзисторы с каналом p-типа (при одинаковом выходе по току) должны быть рассчитаны в два раза более широкими, чем транзисторы с каналом n-типа, целесообразно во избежании вытекающих из этого ассиметричных нагрузок обоих сигнальных проводов Z'_i, Z''_i матричной выходной линии - в случае представленного на фиг. 4 варианта выполнения пар элементов связи с соответственно двумя транзисторными последовательными схемами различного канального типа, чтобы только в случае одной части пар элементов связи, ведущих к одной и той же матричной выходной линии, транзисторная последовательная схема (T_pe, T_pk) одного канального типа была соединена с одним сигнальным проводом (Z'_i), а транзисторная последовательная схема (T_ne, T_nk) другого канального типа соединена с другим сигнальным проводом (Z''_i) матричной выходной линии, в то время как в случае другой части пар коммутационных элементов, ведущих к соответствующей матричной выходной линии, транзисторная последовательная схема (T_ne, T_nk) указанного другого канального типа была соединена с указанным одним сигнальным проводом (Z'_i), а транзисторная последовательная схема (T_pe, T_pk) указанного канального типа была соединена с указанным другим сигнальным проводом (Z''_i) матричной выходной линии; в частности при этом пары элементов связи, соединенные одним или другим способом с соответствующей матричной выходной линией, могут попеременно следовать друг за другом в соответствующем матричном ряду.

Такие попеременно следующие друг за другом пары элементов связи показаны на фиг. 1. В случае точки связи KP_ij выход транзисторной последовательной схемы с каналом p-типа (T_pe-T_pk на фиг. 4) подключен к одному сигнальному проводу Z_i соответствующей матричной выходной линии, а выход транзисторной последовательной схемы с каналом n-типа (T_ne - T_nk на фиг. 4) подключен к другому сигнальному проводу Z''_i. Далее на фиг. 1 показано, что также и остальные точки, лежащие на матричной входной линии S_j, соответствующим образом подключены к остальным матричным выходным линиям. Одновременно на фиг. 1 показано, что в случае точек связи, лежащих на матричной входной линии S_n выходы элемента связи подключены обратным образом к обоим сигнальным проводам соответствующей матричной выходной линии. Как это более подробно показано на фиг. 1 для точки связи KP_in, в этом столбце матрицы соответственно выход n (см. также фиг. 4) транзисторной последовательной схемы с каналом n-типа соответствующей пары элементов связи (например, K_in) соединен с сигнальным проводом (Z''_i на фиг. 1), в то время как выход p (см. также фиг. 4) транзисторной последовательной схемы с каналом p-типа соответствующей пары элементов связи (например, K_in) соединен с другим сигнальным проводом (Z''_i на фиг. 1) соответствующей матричной выходной линии. Соответствующим образом элементы связи всех точек связи, ведущих от различных матричных входных линий S_i... S_n (на фиг. 1) к одной и той же матричной выходной линии (например, Z'_i, Z''_i), могут быть подключены своей ветвью канала n-типа попеременно от столбца матрицы к столбцу матрицы к одному сигнальному проводу (Z'_i) и к другому сигнальному проводу (Z''_i) соответствующей матричной выходной линии, а своей ветвью канала p-типа могут быть попеременно подключены к этому другому сигнальному проводу (Z''_i) и к вышеуказанному одному сигнальному проводу (Z'_i) соответствующей матричной выходной линии.

Во время фазы PV предварительного заряда соответственно оба сигнальных провода (Z'_i, Z''_i) матричных выходных линий (линии строк) ... Z_i... заряжаются по меньшей мере приблизительно до рабочего потенциала U_DD посредством соответствующего транзистора (T'_pi, соответственно T''_pi и на фиг. 2, фиг. 4) предварительного заряда, для чего транзисторы T'_pi, T''_pi предварительного заряда, образованные, например, с помощью транзисторов с каналом p-типа, делаются проводящими, например, с помощью тактового сигнала T "Low" строка T).

При этом с помощью среза тактового сигнала T одновременно также становится проводящим поперечный транзистор T'''_pi, расположенный между обоими сигнальными проводами Z''_i, Z''_i с последующим коротким замыканием обоих сигнальных проводов Z'_i, Z''_i, вследствие чего к началу фазы предварительного заряда быстро прежде всего происходит выравнивание потенциалов обоих сигнальных проводов Z'_i, Z''_i; затем оба (теперь выравнивание по потенциалу) сигнальных провода Z'_i, Z''_i заряжаются посредством обоих транзисторов T'_pi, T''_pi предварительного заряда до рабочего потенциала U_DD, причем продолжительность заряда в общем сокращается тем, что после выравнивания потенциалов, осуществленного с помощью поперечного транзистора T''_pi, теперь в процессе заряда вовлечены оба транзистора T'_pi, T''_pi, предварительного заряда.

Одновременно с разблокировкой транзисторов T'_pi, T''_pi предварительного заряда и поперечного транзистора T''_pi с помощью тактового сигнала T "LOW" логические элементы G_i,...G_j...G_n (на фиг. 1), включенные согласно фиг. 1 в сигнальные провода соответственно S_i, ... , S_j, ... , S_n (на фиг. 1) входных линий, управляются в противоположном смысле, например, с помощью того же тактового сигнала T "LOW", так что на выходе (соответственно на выходе последующей возбуждающей схемы ... V_j ..., устраняющей инвертирование, вызываемое логическим элементом ... G_j ...) и тем самым в соответствующем сигнальном проводе ... S_j ... соответствующей матричной входной линии имеется рабочий потенциал U_SS (корпус). Это имеет своим следствием то, что входные транзисторы T'_ne, T''_ne (на фиг. 2), соответственно T_ne, T_pe (на фиг. 3 и фиг. 4) всех пар ... K_ji ... элементов связи становятся заблокированными, так что заряд соответственно обоих сигнальных проводов (Z'_i, Z''_i) матричных выходных линий (линий строк) ... Z_i ... осуществляется независимо от управления соответствующими переключающими транзисторами T'_nk, T''_nk (на фиг. 2 и 3), соответственно T_pk, T_nk (на фиг. 4) отдельных пар ... K_ij ... элементов связи. На соответствующей матричной входной линии (линии столбцов) ... S_j .. . при этом может при известных условиях уже установиться (соответственно сохраниться) потенциал, соответствующий соответственно переключенному биту, как это показывает строка S_j на фиг. 5.

При равенстве потенциалов обоих сигнальных проводов Z'_i, Z''_i, осуществленном с помощью поперечного транзистора T'''_pi, соответственно рано имеются в распоряжении начальные условия для надежного усиления с помощью дифференциального усилителя A_i (на фиг. 1), так что уже к соответственно раннему моменту времени может начаться последующая фаза ph перезаряда, соответственно переключения. Во время этой фазы nh перезаряда, например, с помощью тактового сигнала T "High" блокируются транзисторы T'_pi, T''_pi предварительного заряда и поперечный транзистор T'''_pi, и одновременно в известной степени снова деблокируются логические элементы, включенные в сигнальные провода матричных входных линий, так что на соответствующем сигнальном проводе S'_i, S''_i, ... , S'_j, S''_j, ... , S'_n, S''_n (на фиг. 1 и 2), соответственно S_i, . .., S_j, ..., S_n (на фиг. 1, 3 и 4) появляется соответственно выходной сигнал соответствующей находящейся со стороны входа схемы-защелки L_i, ..., L_j, L_n (на фиг. 1). Соответствующая схема-защелка ... L_j ... при этом может управляться от линии C синхронизации с помощью синхронизирующего сигнала. Если теперь в паре ... K_ij ... элементов связи ее переключательные транзисторы T'_nk, T''_nk (на фиг. 2 и 3), соответственно T_pk, T_nk (на фиг. 4) являются проводящими вследствие переключательного сигнала (например, "High"), имеющегося на управляющем входе (на фиг. 2 и 3), соответственно вследствие переключательного сигнала (например, "LOW"), имеющегося на управляющем входе S' (на фиг. 4), и переключательного сигнала (например, "High"), имеющегося на управляющем входе (на фиг. 4), и если тем самым точка связи находится в переключающем состоянии, то теперь в зависимости от состояния сигнала, соответствующего подлежащему переключению биту, имеющемуся на соответствующей матричной входной линии (линия столбцов) ... S_j ..., сигнальные провода Z'_i, Z''_i матричной выходной линии (линии строк), соединенной с этой матричной входной линией (линией столбцов) ... S_j ... посредством соответствующего элемента связи ... K_ij ... разряжаются, соответственно остаются на потенциале U_DD, принятом во время фазы PV предварительного заряда.

Если на (единственном) сигнальном проводе соответствующей матричной входной линии (линия столбцов) S_j (на фиг. 1, 3 и 4) имеется состояние сигнала "LOW", и если в соответствии с этим входной транзистор T_ne с каналом n-типа (на фиг. 3 и фиг. 4) соответствующей пары K_ij коммутационных элементов является заблокированным, то соответствующий сигнальный провод Z''_i матричной выходной линии (линии строк) Z_i не будет разряжаться через соответствующий элемент связи этой пары K_ij элементов связи, а сохранит состояние потенциала U_DD, если никакая другая точка связи, ведущая к этой матричной выходной линии (линии сток) Z_i, не находится в состоянии переключения. Одновременно входной транзистор T_pe (на фиг. 3 и 4) рассматриваемой пары K_ij элементов связи также является проводящим как и переключающий транзистор T_pk, так что приданный сигнальный провод Z'_i матричной выходной линии (линии строк) Z_i будет разряжаться через этот элемент связи пары K_ij элементов связи и получит потенциал U_SS.

Если, напротив, на сигнальном проводе только что рассмотренной матричной входной линии S_j (на фиг. 1, 3 и 4) имеется состояние сигнала "High", и если в соответствии с этим входной транзистор T_ne с каналом n-типа (на фиг. 3 и 4) соответствующей пары K_ij элементов связи является проводящим, то соответствующий сигнальный провод Z''_i матричной выходной линии (линии строк) Z_i будет разряжаться через соответствующий элемент связи этой пары K_ij элемент связи и получит потенциал U_SS.

Одновременно в таком случае входной транзистор T_pe (на фиг. 3 и фиг. 4) рассматриваемой пары K_ij элементов связи является непроводящим, так что приданный сигнальный провод Z'_i матричной выходной линии (линия строк) не будет разряжаться через этот элемент связи пары K_ij элементов связи, а сохранит состояние потенциала U_DD, если никакая другая точка связи, ведущая к этой матричной выходной линии (линии строк) Z_i, не находится в состоянии переключения.

Если на одном сигнальном проводе S'_j (на фиг. 1 и фиг. 2) матричной входной линии (линия столбцов), имеющей два сигнальных провода S'_j, S_j (на фиг. 1 и 2) имеется состояние сигнала "LOW", и если в соответствии с этим входной транзистор с каналом n-типа Tne' (на фиг. 2) соответствующей пары K_ij элементов связи является заблокированным, то соответствующий сигнальный провод Z'_i матричной выходной линии (линии строк) Z_i не будет разряжаться через соответствующий элемент связи этой пары K_ij элементов связи, а сохранит состояние потенциала U_DD, если никакая другая точка связи, ведущая к этой матричной выходной линии (линия строк) Z_i, не находится в состоянии переключения.

Одновременно на другом сигнальном проводе S''_j (на фиг. 1 и 2) имеется состояние сигнала "High", так что входной транзистор T''_ne (на фиг. 2) рассматриваемой пары K_ij элементов связи является проводящим одновременно с переключающим транзистором T''_nk, вследствие чего приданный сигнальный провод Z''_i матричной выходной линии (линия строк) Z_i будет разряжаться через этот элемент связи пары K_ij элементов связи и получит потенциал U_SS.

Если, наоборот, на сигнальном проводе S'_j (на фиг. 1 и 2) только что рассмотренный матричный входной линии имеется состояние сигнала "High", и если в соответствии с этим входной транзистор с каналом n-типа T'_ne (на фиг. 2) соответствующей пары K_ij элементов связи является проводящим одновременно с переключающим транзистором T'_nk, то соответствующий сигнальный провод Z'_i матричной выходной линии (линия строк) Z_i будет разряжаться через соответствующий элемент связи этой пары K_ij элементов связи и получит потенциал U_SS.

В таком случае одновременно на другом сигнальном проводе S_j (на фиг. 1 и 2) имеется состояние сигнала "LOW", так что входной транзистор T''_ne (на фиг. 3) соответствующей пары K_ij элементов связи является непроводящим, вследствие чего приданный сигнальный провод Z''_i матричной выходной линии (линия строк) не будет разряжаться через этот элемент связи пары K_ij элементов связи, а сохранит состояние потенциала U_DD, если никакая другая точка связи, ведущая к этой матричной выходной линии (линии строк) Z_i, не находится в состоянии переключения.

Формула изобретения

1. Устройство коммутации широкополосных сигналов, содержащее коммутационную матрицу, точки коммутации которой соответственно содержат пару элементов коммутации с двумя переключающими транзисторами и двумя входными транзисторами и соответствующий элемент управления, причем управляющие электроды обоих переключающих транзисторов соединены с элементом управления, управляющие электроды обоих входных транзисторов подключены к сигнальному проводу соответствующей входной линии матрицы, один главный электрод одного или другого входного транзистора соединен с одним главным электродом одного или соответственно другого переключающего транзистора, другие главные электроды обоих переключающих транзисторов соединены с обеими сигнальными проводами соответствующей двойной выходной линии матрицы, которые соединены с одним главным электродом двух транзисторов предварительного заряда, другой главный электрод которых соединен с одним полюсом источника рабочего напряжения, другой главный электрод второго входного транзистора соединен с другим главным электродом первого входного транзистора, а оба сигнальных провода двойной выходной линии матрицы ведут к обеим сигнальным входам выходной дифференциальной усилительной схемы с триггерной характеристикой, отличающееся тем, что оба транзистора предварительного заряда своими обращенными к соответствующей выходной линии матрицы главными электродами соединены друг с другом через поперечный транзистор, управляющий электрод которого связан с управляющими электродами транзисторов предварительного заряда, во входные линии матрицы введена подключенная своими управляющими входами противофазно относительно транзисторов предварительного заряда к линии тактового сигнала схемы деблокировки входной линии и в парах элементов коммутации обращенные от последовательной схемы главные электроды обеих входных транзисторов непосредственно связаны с другим полюсом источника рабочего напряжения.

2. Устройство по п.1, отличающееся тем, что после каждой схемы деблокировки входной линии включена возбуждающая схема.

3. Устройство по п.1 или 2, отличающееся тем, что два входных транзистора являются транзисторами одинакового типа канала и подключены своими управляющими электродами к двум комплементарным сигнальным проводам соответствующей входной линии матрицы.

4. Устройство по п.1 или 2, отличающееся тем, что два входных транзистора являются транзисторами различного типа канала и подключены своими управляющими электродами к одному и тому же сигнальному проводу соответствующей входной линии матрицы.

5. Устройство по п.4, отличающееся тем, что два переключающих транзистора являются транзисторами различного типа канала, и расположены в последовательной схеме с входным транзистором того же типа канала.

6. Устройство по п.5, отличающееся тем, что только для одной части пар элементов коммутации, ведущих к одной и той же выходной линии матрицы, последовательная схема транзисторов одного типа канала соединена с одним сигнальным проводом, а последовательная схема транзисторов другого типа канала соединена с другим сигнальным проводом выходной линии матрицы, а для другой части пар элементов коммутации, ведущих к соответствующей выходной линии матрицы, последовательная схема транзисторов названного другого типа канала соединена с одним названным сигнальным проводом, а последовательная схема транзисторов названного одного типа канала соединена с названным другим сигнальным проводом выходной линии матрицы.

7. Устройство по п. 6, отличающееся тем, что соединенные тем или иным образом с сигнальными проводами соответствующей выходной линии матрицы пары элементов коммутации включены попеременно в соответственном ряду матрицы.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4