Устройство обнаружения и исправления ошибок

 

Изобретение относится к радиотехнике, а именно к технике радиосвязи, и может быть использовано в качестве устройства приема дискретных сообщений в пакетных радиосетях подвижной связи при разнесенном приеме. Цель изобретения - разработка устройства обнаружения и исправления ошибок, обеспечивающего повышение помехоустойчивости приема дискретных сообщений, кодированных кодом с проверкой на четность при использовании двух каналов приема. Поставленная цель достигается тем, что при дискретном сложении сообщения при разнесенном приеме, кодированного простым кодом с проверкой на четность, ошибка обнаруживается путем подсчета нечетного количества единиц в дискретном сообщении, осуществляемом декодирующим узлом 5, и сложением сигналов сообщения по модулю два в сумматоре 4, поступающих с выходов решающих узлов 1 ветвей разнесенного приема для определения места ошибки и ее исправления во втором регистре сдвига 7, методом инверсии значения ошибочного информационного бита в принятом дискретном сообщении на противоположное. 8 ил.

Изобретение относится к радиотехнике, а именно к технике радиосвязи, и может быть использовано в качестве устройства обработки дискретных сообщений в пакетных радиосетях подвижной связи при разнесенном приеме.

Известна система радиосвязи (авт. св. СССР N 1688423, 1991), функциональная схема которой содержит кодер, два декодера, модулятор, два D-триггера, передатчик, высокочастотный антенный коммутатор, приемную и передающую антенны, первый и второй приемники, RS-триггер и блок линейного сложения.

Указанное техническое решение обеспечивает при сохранении заданного объема передаваемой информации снижение энергетических затрат. Однако в случае нестационарности радиоканала, вызванного флуктуациями среды распространения радиоволн, известная функциональная схема не способна обнаружить и испарить ошибки в передаваемых сообщениях.

Наиболее близким техническим решением к заявляемому является устройство (Андронов И.С, и др. Передача дискретных сообщений по параллельным каналам. - Сов.радио, 1971), реализующее способ дискретного сложения при разнесенном приеме и содержащее в каждом канале решающее устройство, входы которых связаны с соответствующими антенными устройствами, а их выходы подключены на входы блока сложения, с выхода которого снимается принятое дискретное сообщение. Решающие устройства, каждого из каналов доводят решение до определения вероятностного переданного символа принятому по данному каналу. Окончательное решение принимается на основании сложения символов дискретного сообщения с выходов решающих устройств одиночного приема в каналах.

Однако устройство обладает недостатком. Разнесенный прием дискретных сообщений осуществляется по нечетному числу ветвей, т.е. для реализации такого технического решения требуется использование от трех до пяти идентичных каналов приема и соответствующее им количество аппаратуры, что усложняет его реализацию и процесс эксплуатации. Кроме того, устройство не обеспечивает обнаружение и исправление одиночных ошибок в дискретных сообщениях, что снижает помехоустойчивость радиосвязи в целом.

Цель изобретения - разработка устройства обнаружения и исправления ошибок, обеспечивающего повышение помехоустойчивости приема дискретных сообщений, кодированных кодом с проверкой на четность при использовании двух каналов приема.

Поставленная цель достигается тем что в известное устройство приема дискретных сообщений, содержащее первый и второй решающие узлы, входы которых подключены к соответствующим антенным устройствам, а выходы первого и второго решающих узлов подключены к соответствующим входам блока сложения, дополнительно введены, сумматор по модулю два, декодирующий узел, первый и второй регистры сдвига, N-элементов И и генератор последовательности синхроимпульсов. Выходы первого и второго решающих узлов подключены к соответствующим входам сумматора по модулю два, выход блока сложения подключен к входу декодирующего узла и к первому входу второго регистра сдвига. Выход сумматора по модулю два подключен к входу первого регистра сдвига, выходы разрядов которого подключены к первым входам соответствующих элементов И, вторые входы которых соединены между собой и с выходом декодирующего узла, а выходы элементов И подключены к соответствующим разрядам второго регистра сдвига. Выход второго регистра сдвига является выходом устройства обнаружения и исправления ошибок. Выход генератора последовательности синхроимпульсов подключен, соответственно к синхровходам декодирующего узла, первого и второго регистров сдвига.

При такой совокупности существенных признаков предлагаемое устройство наряду с дискретным сложением сигналов, кодированных кодом (n,n-1) с проверкой на четность, одновременно обнаруживает одиночную ошибку, выявляя нечетное количество "1" в дискретном сообщении, и исправляет ее, определяя место ошибки методом сравнения поступающих сообщений с выходов решающих ветвей разнесенного приема.

На фиг. 1 приведена блок-схема заявляемого устройства; на фиг. 2 - блок-схема решающего узла; на фиг. 3 - блок-схема декодирующего узла; на фиг. 4 - блок-схема первого регистра сдвига; на фиг. 5 - блок-схема второго регистра сдвига; на фиг. 6 - блок-схема генератора последовательности синхроимпульсов; на фиг. 7 - временные диаграммы, поясняющие принцип работы заявляемого устройства; на фиг. 8 - результаты расчета помехоустойчивости приема дискретных сообщений.

Устройство приема дискретных сообщений (фиг. 1) содержит первое 1.1 и второе 1.2 решающие узлы (РУ), антенные устройства (АУ) 2, блок сложения (БС) 3, сумматор по модулю два 4 (СМД), декодирующий узел (ДУ) 5, первый 6 и второй 7 регистры сдвига (РС), N-элементов И8, генератор последовательности синхроимпульсов 10 (ГПС) и выход 9 устройства обнаружения и исправления ошибок. АУ 2 подключены к соответствующим входам РУ 1.1 и 1.2, выходы которых соединены соответственно с входами БС 3 и к входам СМД 4. Выход БС 3 подключен к входу ДУ 5 и первому входу второго РС 7. Выход СМД 4 подключен к входу первого РС 6, выходы которого подключены к первым входам соответствующих элементов И 8, а вторые входы N- элементов И8 соединены между собой и подключены к выходу ДК 5. Выходы элементов И 8 подключены к соответствующим вторым входам второго РС 7, выход которого является выходом 9 устройства обнаружения и исправления ошибок. Выход ГПС 10 подключен к синхровходам соответственно ДУ 5, первого РС 6 и второго РС 7.

Решающие узлы 1.1 и 1.2 представляют собой известную схему одиночного приема и могут быть реализованы, например, в виде каскадно соединенных согласованного фильтра 1.1 и линейного детектора 1.2 (фиг. 2) (Андронов И.С. и др. Передача дискретных сообщений по параллельным каналам. - М.: Сов. радио, 1971, с. 356., рис. 7,9). В указанном источнике изображена схема с N-ветвями разнесенного приема. Для заявленного устройства в качестве РУ 1 достаточно одной ветви одиночного приема из этой схемы.

Блок сложения 3 осуществляет дискретное сложение сигналов сообщения. Поэтому в предлагаемом устройстве БС 3 может быть выполнен по известной схеме логического сложения "ИЛИ"(Потемкин И.С. Функциональные узлы цифровой автоматики. - Энергоатомиздат, 1988, с. 15). На выходе блока сложения будет символ дискретного сообщения, если хотя бы на одном из выходов РУ 1.1 и 1.2 принято решение о переданном символе дискретного сообщения, принятом по данной ветви приема.

ДУ 5 является известным декодирующим узлом (Техника передачи информации в автоматизированных системах управления/Под ред. Н.И.Иванова. - Л.: ВАС 1976, с. 187) и содержит (фиг. 3) n-разрядный регистр сдвига 5.1, осуществляющий преобразование параллельного входного кода в последовательный, и n сумматоров по mod 2 5.2(там же, с. 191-193), на выходе которых будет формироваться разрешающий сигнал в случае обнаружения нечетного количества "1" в суммарном дискретном сообщении на выходе БС 3. При этом многовходовый сумматор по mod 2 может быть построен, например, по пирамидальной схеме см. Потемкин И.С. Функциональные узлы цифровой автоматики с. 74, рис. 2.12).

Первый регистр сдвига 6 предназначен для считывания и хранения информации поступающей с выхода сумматора по модулю два 3.

Схема первого РС, реализующую такую функцию в заявляемом устройстве известна и описана (см. Потемкин И.С. Функциональные узлы цифровой автоматики, с. 277 рис. 10.1). С учетом взаимосвязей с другими элементами, схема первого РС 6 принимает вид показанный на фиг. 4.

Схема первого РС 6 включает N каскадно соединенные ячейки 6.1₁,..., 6.1_i, . . . , 6.1_n, где N={1,...i,...n}, а каждая ячейка, содержит D-триггер 6.01, на все объединенные C-входы которых поступает синхропоследовательность с выхода ГПС 10. Вторые выходы каждой ячейки являются входом последующей, а также первыми выходами, которые подключены к соответствующим первым входам N- элементов И.

Второй регистр сдвига 7 предназначен для исправления ошибочно принятого символа в ДС путем инверсии логического состояния ячейки соответствующей позиции на противоположное по сигналу, поступающему с выхода определенного места первого РС 6 и по разрешающему сигналу, поступающему с ДУ 5 обнаруживающим эту ошибку.

Схема второго РС 7, реализующая такую функцию в заявляемом устройстве известна Ильин В.А. Телеуправление и телеизмерение. - М.: Энергоатомиздат, 1982, с. 386, рис. 9.18). С учетом взаимосвязей с другими элементами схема второго РС 7 принимает вид, показанный на фиг. 5.

Схема второго РС 7 включает N каскадно соединенные ячейки, 7.1₁,..., 7.1_i, . . .7.1_n, где N={1,...i,..n}, первый 7.035 и второй 7.036 элементы N, элемент НЕ 7.037 (фиг. 5,а). Выход СМД 3 подключен к первому входу первого элемента И 7.035 и через элемент НЕ 7.037 к первому входу второго элемента И 7.036, на вторые входы которых подключен выход ГПС 10. Каждая i-ячейка РС 7 (фиг. 5,б) однотипна и содержит RS-триггер 7.01, первый 7.021 и второй 7.022 элементы задержки (33), первый 7.031, второй 7.032, третий 7.033 и четвертый 7.034 элементы И. Прямой и инверсный входы i-й ячейки через первую 7.021 33 и вторую 7.022 33 подключены соответственно к прямому 7.011 и инверсному 7.012 входам RS-триггера 7.01, на прямой 7.011 и инверсный 7.012 входы которого дополнительно подключены выходы соответственно третьего 7.033 и четвертого 7.034 элементов И. Прямой выход RS-триггера 7.01 соединен с вторыми входами первого 7.031 и четвертого 7.034 элементов И, а инверсный выход RS-триггера 7.01 соединен с вторыми входами второго 7.032 и третьего 7.033 элементов И. Первые входы элементов И 7.031 и 7.032 соединены с выходом ГПС 10, а первые входы третьего 7.033 и четвертого 7.034 элементов И являются i-м входом второго РС 7. Выходы первого 7.031 и второго 7.032 элементов И являются выходами i-й ячейки и подключены к соответствующим входам следующей (i+1)-й ячейки.

ГПС 10 (фиг. 6) также представляет собой известную схему (Потемкин И.С. Функциональные узлы цифровой автоматики, с. 273, рис. 9.11а). Генератор выдает по сигналу ПУСК на выходе ПАЧКА одиночную пачку синхроимпульсов, содержащую заданное число импульсов, вырезанную из непрерывной последовательности C1, поступающей с той же скоростью передачи или частотой следования, что и дискретное сообщение.

ГПС 10 содержит N-разрядный счетчик 10.2 (где N= 1,...,i,...,n) и элемент И 10.1. На первый вход элемента И 10.1 поступает последовательность импульсов с частотой следования, равной скорости передачи дискретных сообщений. Запуск ГПС 10 осуществляется по сигналу ПУСК окончания цикла вхождения в синхронизм с принимаемым дискретным сообщением, который подключен к R-входу счетчика 10.2. CR-выход переноса счетчика 10.2 является вторым инверсным входом элемента И 10.1, выход которого подключен к суммирующему входу "1" счетчика 10.2 и с которого снимается выходная последовательность синхроимпульсов длиной n, где n - число импульсов в пачке, равное разрядности дискретного сообщения Сумматор 4 представляет собой известный функционально законченный узел, реализующий логическое сложение по mod 2. Такая схема известна (Потемкин И. С. Функциональные узлы цифровой автоматики, с. 33, рис. 1.10).

Заявляемое устройство работает следующим образом.

Считаем, что скорость передачи дискретного сообщения на приемном конце известна, а длина принимаемого дискретного сообщения всегда одинакова и равна n. Этап вхождения в сихронизм перед началом приема дискретного сообщения осуществлен и выдан сигнал ПУСК на запуск генератора последовательности синхроимпульсов 10. Дискретное сообщение принимается на АУ 2 разнесенных в пространстве (фиг. 7, а и b) с целью декорреляции случайных флуктуаций коэффициента передачи среды в двух трактах приема и обеспечения независимости возникающих ошибок на выходах РУ 1.1 и 1.2. После того как РУ 1.1 и 1.2 каждого из каналов доводит до определения вероятностного переданного символа принятому по данной ветви (фиг. 7, с и d) осуществляется сложение (фиг. 7, f) в ВС 3 и суммирование по модулю два (фиг. 7, e) дискретного сообщения в СМД 4. В последнем определяется место ошибки в принятом ДС методом логического сложения по модулю два с последующей записью полученного БС в первый РС 6.

Запись дискретного сообщения в РС 6 осуществляется следующим образом. С выхода ГПС 10 на синхровход РС 6 последовательно поступают n синхроимпульсов. С поступлением первого синхроимпульса на объединенные C-входы D-триггеров 6.01 последний открывается для записи состояния своего младшего соседа (первый D-триггер 6.01 принимает состояние бита дискретного сообщения, поступающего с входа РС 6). Таким образом, информация по сигналам синхроимпульсов будет записываться в РС 6 до завершения цикла приема дискретного сообщения. Суммарный сигнал с выхода БС 3 одновременно поступает на первый вход второго РС 7 и на вход ДУ 5, который обнаруживает ошибку в ДС путем подсчета нечетного числа логических "1" в суммарном ДС.

Запись суммарного ДС в РС 7 осуществляется следующим образом. ДС с выхода БС 3 поступает на первый вход РС 7. Известно, что RS-триггер меняет свое состояние, когда на один из входов поступает сигнал, соответствующий уровню логической единицы. Поэтому входное ДС через первый вход элемента И 7.035 и по разрешающему синхросигналу, поступающему на второй вход того же элемента И, переведет RS-триггер 7.01 в единичное состояние, если очередной бит входной информации соответствует логической "1". Если же очередной бит входной информации соответствует логическому "0", то инвертируясь в элементе НЕ 7.037 и пройдя через первый вход элемента И 7.036 по разрешающему синхросигналу, поступающему на второй вход того же элемента И, переведет RS-триггер 7.01 в нулевое состояние. Таким образом, с поступлением очередного i-го синхроимпульса, где IE{ 1, . ..,n},каждый RS-триггер 7.01 примет состояние своего младшего соседа кроме первого, который примет состояние, соответствующее биту входного ДС.

По завершении цикла приема ДС и обнаружении ошибки на выходе ДУ 5 (допустим, что вторая позиция ДС принята с ошибкой) формируется разрешающий сигнал (фиг. 7, k), который поступит на первые входы N-элементов И 8. Исправление ошибочно принятого символа ДС осуществляется методом инверсии логического состояния ячейки, соответствующей позиции (места) во втором РС 7, на противоположное по сигналу, поступающего с выхода определения места ошибки первого РС 6, и разрешающему сигналу, поступающему с ДУ 5, обнаруживающего эту ошибку.

Допустим, что при приеме ДС во второй позиции допущена ошибка -принята "1" (фиг. 7,с). Тогда СМД 4 после сложения дискретных сообщений с двух ветвей выдаст последовательность импульсов с "0" по всем позициям за исключением второй, где будет "1", определяющая позицию ошибки (бит принят неверно). В РС 7 процесс исправления ошибки в ДС осуществляется следующим образом. Считаем, что второй бит в ДС принят ошибочно. Тогда в суммарном сигнале, полученном в СМД 4, во второй позиции будет присутствовать сигнал, соответствующий логической "1", который поступит на первый вход второго элемента И₂. Одновременно на выходе ДУ 5 будет сформирован разрешающий сигнал исправления ошибки в виде импульса, соответствующий логической "1", который поступит на объединенные вторые входа N-элементов И. С поступлением таких сигналов на обеих входах второго элемента И₂ на выходе будет сформирован сигнал исправления ошибочно принятого бита информации ДС. С выхода второго элемента И₂ на второй вход второй ячейки РС 7.1₂ поступит сигнал - логическая "1". Далее сигнал поступает на первые входы четвертого элементов И 7.034 и третьего элементов И 7.033. Логическое состояние RS-триггера 7.01 во второй ячейке равно "1", так как ДС, просуммированное в БС 3, запишется в виде "11001110" (фиг. 7, f), поэтому сигнал с выхода второго элемента И₂ пройдет через четвертый элемент И 7.034, так как на втором его входе будет присутствовать логическая "1". Следовательно, произойдет перевод RS-триггера 7.01 в нулевое состояние.

По окончании приема дискретного сообщения и определении позиции ошибки по разрешающему импульсу (фиг. 7, k), поступающего с выхода ДУ 5 на первые входы N-элементов И 8, произойдет перенос единичного импульса второй позиции с первого РС 6 через второй элемент И 8 во вторую ячейку второго РС 7, где произойдет исправление ошибки путем инверсии состояния второй ячейки на противоположное (в данном случае на "0"). Таким образом, на выходе 9 устройства обнаружения и исправления ошибок будет сформировано дискретное сообщение (фиг. 7, m) без ошибок.

Определим вероятность ошибки при приеме ДС предлагаемым устройством.

Известно, что вероятность ошибки ДС длиной n Pⁿ_ош определяется как разность вероятности правильно принятого ДС длиной n Pⁿ_пр и вероятности однократных ошибок P¹_ош (Березюк Н.С. Кодирование информации (2-е коды). - Харьков, Высшая школа, 1978) Pⁿ_ош= 1-(1-P_э)ⁿ-C¹_nP¹_э(1-P_э)^n-1, (1) где P_э - вероятность ошибки приема элемента сигнала при линейном сложении P_э=3,24/h⁴. (2) Для сравнения определим вероятность ошибки в устройстве дискретного сложения при числе каналов, равном N (Андронов И.С. и др. Передача дискретных сообщений по параллельным каналам. - Сов. радио, 1971, с. 360.) Расчеты, проведенные на ПЭВМ, позволяют сделать вывод, что предлагаемое устройство обеспечивает более высокую помехоустойчивость чем устройство, реализующее способ дискретного сложения, а именно для одинаковых отношений сигнал/помеха h²₀ предлагаемое устройство обеспечивает большую вероятность правильного приема чем устройство-прототип при приеме ДС длиной n, о чем свидетельствуют данные таблицы и графики вероятностных характеристик, приведенные на фиг. 8.

Таким образом, использование данного устройства обнаружения и исправления ошибок позволяет повысить помехоустойчивость приема дискретных сообщений путем исправления одиночных ошибок при кодировании простым кодом (n, n-1), также упростить техническую реализацию и процесс эксплуатации устройства в целом, сведя число ветвей приема до двух.

Формула изобретения

Устройство обнаружения и исправления ошибок, содержащее первый и второй решающие узлы, входы которых подключены к соответствующим антенным устройствам, а выходы - к соответствующим входам блока сложения, отличающееся тем, что в него дополнительно введены сумматор по модулю два, декодирующий узел, первый и второй регистры сдвига, N элементов И и генератор последовательности синхроимпульсов, выходы первого и второго решающих узлов подключены к соответствующим входам сумматора по модулю два, выход блока сложения - к входу декодирующего узла и к первому входу второго регистра сдвига, выход сумматора по модулю два - к входу первого регистра сдвига, выходы разрядов которого подключены к первым входам соответствующих элементов И, вторые входы которых соединены между собой и с выходом декодирующего узла, а выходы элементов И подключены к соответствующим разрядам второго регистра сдвига, выход которого является выходом устройства, выход генератора последовательности синхроимпульсов подключен соответственно к синхровходам декодирующего узла, первого и второго регистров сдвига.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8