Способ сдвига фазы и устройство для его осуществления

 

Синхросигнал подвергается фазовому сдвигу на величину, регулируемую значением сигнала управления, путем получения по меньшей мере нескольких дискретных периодов задержки, которой надлежит подвергнуть синхросигнал. Выбор привносимого в синхросигнал дискретного времени задержки производится в соответствии со значением сигнала управления. На аналого-цифровой преобразователь в схеме фазовой автоподстройки частоты подаются информативный сигнал в виде битов, представляющих изменяющуюся фазу, и выбранный сдвинутый по фазе синхросигнал, что позволяет управлять величиной сигнала. По меньшей мере несколько каскадно включенных линий задержки, имеющих, по существу, одинаковое время задержки, обеспечивают получение выбранной копии синхросигнала. В одном из вариантов осуществления используется мультиплексор, на который подаются синхросигнал и сигнал, кодированный кодом Грея, для управления подключением одной из линий задержки к выходу. В другом варианте осуществления число каскадно включенных линий задержки, расположенных между источником синхросигнала и выходом, регулируется значением сигнала. Техническим результатом является создание усовершенствованного устройства для сдвига фазы и способа для его осуществления. 2 с. и 21 з.п.ф-лы, 6 ил.

Изобретение относится к устройствам для сдвига фазы, а более конкретно к управляемому фазовращателю, содержащему по меньшей мере несколько элементов задержки, которые соединены с выходом, управляемым в соответствии с величиной сигнала управления.

Изобретение относится также к мультиплексору сигналов, на который подается по меньшей мере несколько сигналов, а более конкретно к такому мультиплексору, который откликается на сигнал, кодированный циклическим кодом.

Управляемые фазовращатели обычно представляют собой аналоговые устройства с переменным реактивным сопротивлением, например варактором, величина которого регулируется амплитудой напряжения. Фазовращатели такого типа часто используются в перестраиваемых генераторах, управляемых напряжением, которые применяются, например, в схемах фазовой автоподстройки частоты. В этих случаях на управляемый напряжением перестраиваемый генератор подается фиксированный синхросигнал для генерирования выходной частоты, подводимой к одному входу фазового детектора, ко второму входу которого подводится входная частота. Фазовый детектор вырабатывает напряжение рассогласования, подаваемое на фильтр нижних частот, при помощи которого на управляемый напряжением генератор подается напряжение с изменяющейся амплитудой для управления выходной частотой генератора. Схемы фазовой автоподстройки применяются для обеспечения захвата приемником входящей частоты с нулевой частотной или фазовой погрешностью. В приемниках, принимающих сигналы с изменяющейся фазой, несущие цифровую информацию, например, ДФМ (двухпозиционная фазовая манипуляция) - сигналы и ЧФМ (четырехпозиционная фазовая манипуляция) - сигналы, демодулятор приемника настраивается на частоту сигнала, представляющего символьные данные, с нулевой фазовой погрешностью. Автоподстройка такого типа осуществляется обычно при помощи схемы фазовой автоподстройки частоты первого или второго порядка.

Известные аналоговые фазовращатели и основанные на обработке аналоговых сигналов схемы фазовой автоподстройки имеют характерные недостатки, связанные с использованием аналоговых цепей, т.е. отсутствие повторяемости параметров при изготовлении и эксплуатации, если только при этом не применяются всякого рода технологические "хитрости", низкий выход продукции, неточность и необходимость адаптирования аналоговых цепей к остальной части аппаратуры. Для устранения этих проблем были разработаны схемы фазовой автоподстройки, основанные на обработке цифровых сигналов. Одна из известных цифровых схем фазовой автоподстройки, реагирующая на модулирующие сигналы, подлежащие демодуляции, содержит аналого-цифровой преобразователь, на один вход которого подается именно такой сигнал. На второй вход преобразователя подаются импульсы дискретизации переменной частоты, регулируемой цифровой схемой фазовой автоподстройки. Преобразователь вырабатывает многоразрядный цифровой выходной сигнал переменной величины, которая зависит от амплитуды модулирующего сигнала в моменты дискретизации. Модулирующий сигнал подвержен воздействию всего диапазона изменений в амплитуде, что обусловлено искажениями в передаче и обработке сигнала между передающей (место возникновения сигнала) и приемной (схема фазовой автоподстройки) сторонами. Нормально каждому символу соответствуют по меньшей мере два дискретных значения сигнала с изменяющейся фазой.

Переменный цифровой выходной сигнал преобразователя подается на дешифратор символьных данных и генератор сигналов рассогласования, которые вырабатывают информационный выходной сигнал, представляющий цифровое значение символа, а также сигнал, указывающий на фазовую погрешность между сигналом с изменяющейся фазой и сигналом дискретизации. Цифровой управляющий сигнал фазовой погрешности подается на фильтр нижних частот схемы синхронизации символов, который, в свою очередь, приводит в действие цифровой синтезатор с прямым синтезом частот, значения цифрового выходного сигнала которого соответствуют амплитуде гармонической волны. Синтезатор приводит в действие цифро-аналоговый преобразователь, вырабатывающий синусоидальнообразный выходной сигнал, значения которого равны цифровым значениям, получаемым синтезатором. Синусоидальнообразный выходной сигнал цифро-аналогового преобразователя подается на фильтр нижних частот. Поскольку диапазон частот цифровых синтезаторов с прямым синтезом частот ограничен до нескольких МГц, выходной сигнал фильтра нижних частот значительно ниже по частоте, чем модулирующий сигнал, подаваемый на аналого-цифровой преобразователь. Для сообщения аналого-цифровому преобразователю приемлемой частоты дискретизации выходной сигнал фильтра нижних частот подается на схему фазовой автоподстройки с умножением частоты. Следовательно, эта известная из предшествующего уровня техники система является относительно сложной, требующей использования аналоговой схемы фазовой автоподстройки внутри цифровой схемы фазовой автоподстройки, а также наличия аналого-цифрового преобразователя и фильтра нижних частот.

Другая известная цифровая система, предназначенная для демодуляции подаваемых на приемник информационных сигналов с изменяющейся фазой, содержит аналого-цифровой преобразователь, на первый и второй входы которого подаются соответственно модулирующий сигнал и сигнал дискретизации с фиксированной частотой. Аналого-цифровой преобразователь вырабатывает цифровой выходной сигнал, величина которого соответствует амплитуде модулирующего сигнала, подаваемого на преобразователь при каждом появлении импульса дискретизации. Для определения точного уровня выходного сигнала аналого-цифрового преобразователя этот сигнал подается на интерполятор для отыскания дискретизированных значений в заданные промежутки времени. Интерполятор имеет либо конечную, либо бесконечную постоянную времени. Интерполятор вырабатывает цифровой выходной сигнал, который подается на процессор синхронизации символов, имеющий на своем выходе сигнал, который обновляет коэффициенты, используемые в интерполяторе. Процессор синхронизации символов вырабатывает также выходные информационные сигналы.

Еще один тип цифровой схемы фазовой автоподстройки предназначен для получения дискретных значений амплитуды принимаемого сигнала. Полученные дискретные значения подвергаются обработке для генерирования управляющего сигнала рассогласования для частоты генератора импульсов дискретизации. Управляющий сигнал рассогласования используется для управления частотой генератора импульсов дискретизации путем выбора одного или нескольких заданных коэффициентов деления частоты для генератора синхросигналов с фиксированной частотой. По мере изменения в величине сигнала рассогласования, изменяется и коэффициент деления частоты для изменения частоты генератора импульсов дискретизации на дискретную, фиксированную величину. Недостатком данного типа схемы фазовой автоподстройки является непригодность ее применения в сочетании с высокочастотными генераторами импульсов дискретизации и невозможность достижения высокой разрешающей способности по частоте.

Наиболее близкими к настоящему изобретению являются способ сдвига фазы первого периодического колебания к одному значению, включающий в себя привнесение задержки на периодическое колебание, время которой определяется выбранным дискретным значением с получением другого периодического колебания, которое сдвинуто по фазе относительно первого периодического колебания, так что при изменении выбранного значения изменяется привносимая задержка, и устройство для его осуществления (см. патент Франции 2167259, кл. H 03 B 3/00, 1973 г.).

Известное по указанному патенту устройство для сдвига фазы периодического колебания в соответствии с сигналом управления, представляющим фазовое изменение, которому надлежит подвергнуть периодическое колебание, содержит схему, реагирующую на периодическое колебание для получения, как минимум, нескольких копий периодического колебания, причем эти копии имеют различное по отношению друг к другу время задержки, и устройство, реагирующее на сигнал изменения фазы для подачи одной выбранной из копий в первый выходной терминал как функцию значения сигнала управления.

В соответствии с вышеизложенным задачей настоящего изобретения является создание нового и усовершенствованного устройства для сдвига фазы (управляемого фазовращателя), а также способа его осуществления.

Другой задачей настоящего изобретения является создание нового и усовершенствованного управляемого перестраиваемого генератора, а также создание способа генерирования сигнала переменной частоты в ответ на сигнал управления.

Дополнительной задачей настоящего изобретения является создание новой и усовершенствованной схемы фазовой автоподстройки частоты, основанной на обработке цифровых сигналов, а также создание способа цифровой фазовой синхронизации входной частоты и синхросигнала.

Еще одной задачей настоящего изобретения является создание цифровой схемы фазовой автоподстройки, пригодной для использования в диапазоне высоких частот, которая относительно недорога ввиду применения в ней образцового генератора с фиксированной частотой.

В соответствии с одной из отличительных особенностей изобретения в способе сдвига фазы первого периодического колебания к одному значению, выбранному из, как минимум, нескольких различных дискретных значений, включающем в себя привнесение задержки на периодическое колебание, время которой определяется выбранным дискретным значением с получением другого периодического колебания, которое сдвинуто по фазе относительно первого периодического колебания, так что при изменении выбранного значения изменяется привносимая задержка, выбранное дискретное значение повторно устанавливается на начальное значение в ответ на первое периодическое колебание, которое сдвигается привнесенной задержкой на целое число, кратное примерно одному циклу первого периодического колебания, для получения выходного сигнала и возвращения цифрового сигнала управления к заданной исходной величине при каждом изменении фазы выходного сигнала по отношению к первому периодическому колебанию (синхросигналу) приблизительно на 360^o, вызванном изменением в соотношении опережения-отставание по фазе между выходным сигналом и первым периодическим колебанием (синхросигналом). Указанное значение может быть равно нулю.

Изобретение также направлено на создание способа дискретного изменения фазовой задержки синхросигнала в функции времени, по возможности на величину, превышающую кратное 360^o, в способе причем выбранное дискретное значение может быть получено путем преобразования значения, представляющего требуемую задержку по фазе периодических колебаний, в сигнал, имеющий, как минимум, несколько дискретных значений, меняющихся как функция времени, и приращения дискретного значения сигнала с определенной скоростью для каждой единицы требуемого изменения фазовой задержки в цикле периодических колебаний, причем привносимая задержка устанавливается, как минимум, несколькими дискретными временами задержки для периодических колебаний, выбора одного из этих, как минимум, нескольких дискретных времен задержки периодических колебаний в ответ на дискретное значение сигнала, так что существует соответствие между дискретными временами задержки, которым подвергаются периодические колебания, и изменяющимися значениями дискретного сигнала, задержки периодических колебаний посредством выбранного дискретного времени задержки для получения периодических колебаний, подверженных задержке, и возврат путем возврата дискретного значения сигнала на заданное значение в ответ на фазу задержанных периодических колебаний, меняющуюся на приблизительно целое кратное 360^o фазы периодических колебаний.

Эти способы осуществляются для обеспечения фазовой синхронизации между входом с постоянной частотой и синхросигналом, в процессе которой получение дискретной задержки обеспечивается путем: квантования входного сигнала по амплитуде на частоте дискретизации, определяемой выбранным синхросигналом, использования квантованного по амплитуде сигнала для получения первого представления, величина которого равна частотной погрешности между частотой дискретизации и постоянной частотой входного сигнала, сдвига частоты синхросигнала на величину, определяемую величиной первого представления, для получения второго представления, величина которого соизмерима с фазовым сдвигом, которому надлежит подвергнуть синхросигнал, причем указанный фазовый сдвиг имеет одно из по меньшей мере, нескольких различных дискретных значений.

Периодические колебания представляют собой последовательность синхросигналов, имеющую заданную фиксированную частоту, причем сдвинутые по фазе периодические колебания являются выходными колебаниями, а способ включает в себя получение цифрового сигнала управления, имеющего значение, изменяющееся в ответ на относительную фазу входного сигнала с постоянной фазой и выходные колебания, создание в последовательности синхросигналов, как минимум, нескольких дискретных задержек, так чтобы были получены, как минимум, несколько колебаний с отличающимися временными положениями, являющимися копиями последовательности синхросигналов, причем задержка привносится путем выбора одного из колебаний, имеющего отличающиеся временные положения в ответ на значения цифрового сигнала управления для получения выходных колебаний, а также возврат, вызывающий возврат значения цифрового сигнала управления на его заранее установленное начальное значение каждый раз, когда выходные колебания меняют фазу относительно последовательности синхросигналов на приблизительно 360^o из-за изменения опережения-отставания в фазовом соотношении выходных колебаний и последовательности синхросигналов.

В указанном способе выходные колебания и входной сигнал таковы, что значение цифрового сигнала управления монотонно меняется между возвратами.

Привносимая задержка осуществляется посредством наложения периодических колебаний на, как минимум, несколько каскадных элементов задержки, имеющих дискретные времена задержки, причем дискретные значения изменяют количество каскадных элементов задержки, соединенных с периодическими колебаниями, так что при изменении значения сигнала каскадные элементы задержки присоединяются к периодическим колебаниям и отсоединяются от них.

Еще одна отличительная особенность относится к способу, в котором периодические колебания представляют собой синхросигналы, при этом способ создает фазовую автоматическую подстройку частоты между входом с постоянной частотой и синхросигналами, которые имеют частоту, немного отличную от постоянной частоты, при этом способ дополнительно включает в себя осуществление выборок амплитуды на входе с частотой, получающейся от синхросигналов со сдвинутой фазой, в ответ на прошедшую выборку амплитуду для получения первого обозначения, имеющего значение, равное ошибке в частоте между частотой выборки и входом с постоянной частотой, интегрирование первого обозначения для получения второго обозначения, имеющего значение, соразмерное с фазовым сдвигом, который нужно наложить на синхросигналы, причем наложенный фазовый сдвиг сдвигает частоту синхросигналов, а соседние из этих значений фазовых сдвигов отстоят друг от друга приблизительно на равные расстояния, причем задержка, привнесенная на синхросигналы, длится время, прямо пропорциональное одному выбранному из дискретных значений, для получения синхросигналов со сдвигом по частоте.

Задержка может привносится путем получения, как минимум, нескольких копий синхросигналов, так что смежные копии k задержаны по времени друг относительно друга приблизительно на одну и ту же величину, и выбора копии, сдвинутой по фазе от синхросигналов на величину, определяемую значением второго обозначения.

Входной сигнал может содержать информационные символы, причем в этом случае квантование осуществляется по меньшей мере один раз на каждый символ, в результате чего для каждого символа генерируется квантованное по амплитуде многоразрядное цифровое представление. В предпочтительном варианте дискретные значения кодируются циклическим кодом, а исходным состоянием, в которое они возвращаются, является нуль. Упомянутые выше способы могут быть реализованы соответствующими техническими средствами.

В соответствии с другой отличительной особенностью изобретения устройство для сдвига фазы периодического колебания в соответствии с сигналом управления, представляющим фазовое изменение, которому надлежит подвергнуть периодическое колебание, содержащее схему, реагирующую на периодическое колебание для получения, как минимум, нескольких копий периодического колебания, причем эти копии имеют различное по отношению друг к другу время задержки, устройство, реагирующее на сигнал изменения фазы для подачи одной выбранной из копий в первый выходной терминал как функцию значения сигнала управления, включает в себя устройство для возврата сигнала управления к заданному значению, когда копия на выходном терминале сдвинулась на целое число, кратное примерно одному циклу периодического колебания.

Сигналом, представляющим изменение в фазе, является сигнал фазовой коррекции, вырабатываемый в соответствии с сигналом, представляющим по существу постоянную частотную погрешность между копией на выходном терминале и опорной частотой, причем заданное значение сигнала управления установлено на значении, связанном с фазовой задержкой 0^o для периодических колебаний, когда фаза копии на выходном терминале отличается примерно на P · 360^o от фазы периодических колебаний после подачи на первый выходной терминал, где P - целое число.

При этом устройство для возврата имеет конечное время задержки на прохождение и содержит устройство для обнаружения одновременных активных переходов в выбранной копии на выходном терминале и копии синхросигнала, подвергнутой задержке на время прохождения сигнала.

Схема может содержать, как минимум, несколько элементов задержки, имеющих дискретные времена задержки, и, кроме того, устройство управления, реагирующее на сигнал управления для регулирования соединениями элементов задержки между выходным терминалом источника колебаний и первым выходным терминалом, так что, когда значение сигнала управления меняется, имеются соответствующие изменения во времени задержки, установленной элементами задержки в периодические колебания между выходным терминалом источника колебаний и первым выходным терминалом, причем элементы задержки каскадно соединены друг с другом, устройство управления реагирует на значение сигнала управления для эффективного регулирования количества элементов задержки, каскадно соединенных между выходным терминалом источника и другим выходным терминалом, так что при изменении значения сигнала управления имеются соответствующие изменения количества элементов задержки, эффективно каскадно соединенных между выходными терминалами, причем устройство управления выбирает выход одного из элементов задержки и соединяет с ним первый выходной терминал.

Устройство управления в этом варианте изобретения содержит мультиплексор, имеющий первый входной терминал, реагирующий на сигнал управления для выбора вывода одного из элементов задержки и ввода его в другой выходной терминал, причем мультиплексор имеет 1, 2,...,N терминалов, ввода сигнала, соответственно реагирующих на 1, 2, ...,N задержанных копий колебаний на выходных терминалах элементов задержки 1, 2,...,N, время задержки задержанной копии на входном терминале k превышает время задержки задержанных копий на входных терминалах 1, 2,...,k-1, где k соответственно каждое из 2,... , N, причем сигнал управления, на который реагирует мультиплексор, это цифровой циклически кодированный сигнал на М битов, имеющий значение, указывающее фазовый сдвиг, который нужно внести между выходным терминалом источника колебаний и другим выходным терминалом, причем другой выходной терминал представляет собой выходной терминал мультиплексора, причем мультиплексор содержит N-1 логических схем, каждая из которых имеет: (а) первый и второй сигнальные входы, (б) сигнальный выход и (в) управляющий вход, реагирующий на бит циклически кодированного сигнала, для направления сигнала на одном из двух сигнальных входов к сигнальному выходу в функции значения бита на управляющем входе, причем сигнальные выходы и сигнальные входы логических схем соединены друг с другом, к входным терминалам мультиплексора и к выходному терминалу мультиплексора, а управляющие входы логических схем соединены таким образом, что при подаче на них М битов цифрового циклически кодированного сигнала в М бит с изменением значения циклического сигнала с i на (I+1) по основанию 10, сигнал на входном терминале i мультиплексора меняется на сигнал у входного терминала (I + 1), мультиплексора, где i - каждое выбрано из 0, 1, 2,...,N-2.

Сдвиг фазы может осуществляться между выходным терминалом источника колебаний и первым выходным терминалом, причем в этом случае схема включает, как минимум, несколько линий задержки 1, 2,...,N, имеющих дискретное время задержки, устройства управления, реагирующие на значения сигнала управления для управления подключением линий задержки между выходным терминалом источника колебаний и другим выходным терминалом, в результате чего при изменении значения сигнала управления во время задержки, привносимом линиями задержки в периодические колебания, между выходным терминалом источника колебаний и первым выходным терминалом вносятся соответствующие изменения, причем линии задержки соединены каскадно друг с другом, устройства управления реагируют на значение сигнала управления для эффективного регулирования количества линий задержки, каскадно соединенных между выходным терминалом источника и первым выходным терминалом, так что при изменении значения сигнала управления вносятся соответствующие изменения количества линий, эффективно каскадно соединенных между другим выходным терминалом и выходными терминалами линий задержки 1, 2,...,N, причем линия задержки 1 соединена так, что ее выход соединен с первым выходным терминалом без соединений через любую другую из N линий задержки, устройства управления регулируют соединения между входным и выходным терминалами линий задержки и между выходным терминалом источника и входным терминалом линии задержки 1, в результате чего в ответ на сигнал управления со значением, осуществляющим команду в отношении линий k из указанных линий задержки, подлежащих каскадному включению между выходным терминалом источника и первым выходным терминалом, входной терминал линии задержки k соединяется с выходным терминалом источника без соединений через любую другую из N линий задержки, и выходной терминал линии задержки j соединяется с входным терминалом линии задержки j-1, где k выбрано из любого целого числа между 2 и N и j - это любое выбранное целое число между 2 и k.

Устройства управления обеспечивают замыкание цепи между линиями задержки k и k-1 до момента размыкания цепи между входом линии задержки k-1 и терминалом источника колебаний в ответ на количество линий задержки, вставленных между выходным терминалом источника и другим выходным терминалом и меняющихся от k до k-1.

Устройство для сдвига фазы периодического колебания может быть введено в состав схемы фазовой автоматической подстройки частоты, содержащей аналого-цифровой преобразователь, на который подается информация, представленная рядом битов, причем, как минимум, часть информации имеет тенденцию ухудшать качество, и который выдает многоразрядный цифровой сигнал, представляющий амплитуду информационного сигнала в соответствии с волновым цугом дискретизации, вырабатываемым в ответ на сдвинутые периодические колебания на первом выходном терминале, и соединенные с преобразователем устройства, предназначенные для получения сигналов, представляющих погрешности в частоте и фазе между информационным сигналом и сдвинутыми периодическими колебаниями на первом выходном терминале, причем получаемый сигнал фазовой коррекции регулирует сигнал управления.

Первый выходной терминал, частота периодических колебаний и значение сигнала управления таковы, что количество эффективных линий задержки между выходным терминалом источника и первым выходным терминалом всегда меняется монотонно как функция времени.

Указанное устройство может быть введено в состав перестраиваемого генератора и дополнительно содержит: источник команд для изменения частоты генератора, причем значение сигнала, получаемого источником команд, равно 0 для выхода постоянной частоты генератора на первом выходном терминале и не равно 0 для изменений в выходной частоте генератора, и устройство для интегрирования значения, полученного источником команд, для управления временем задержки, вносимой линиями задержки в периодические колебания.

Устройство управления разделяет N линий задержки на множественные группы и монотонно изменяет значения k от 1 до P для первой группы, содержащей P из N линий, в течение первого интервала времени, и затем монотонно изменяет значение k от 1 до Q для второй группы, содержащей Q линий, в течение второго интервала времени, где P и Q - целые числа меньше N.

Кроме того, устройство управления содержит счетчик, имеющий P состояний, которые последовательно меняются от 1 до P, и устройство связи для подачи сигналов управления, указывающих, в каком из P состояний находится содержимое счетчика, от счетчика к первой группе P линий задержки в течение первого интервала времени и для подачи сигналов управления, указывающих в каком из Q состояний находится содержимое счетчика, от счетчика ко второй группе Q линий в течение второго интервала времени, где Q не больше P.

Сигнал управления может представлять собой частотную коррекцию, которой нужно подвергнуть периодические колебания, а устройство управления реагирует в этом случае на сигнал частотной коррекции для направления периодических колебаний, задержанных на дискретные периоды времени, на первый выходной терминал, в результате чего, если значение сигнала частотной коррекции не равно нулю, в дискретные периоды временных задержек периодических колебаний на первом выходном терминале вносятся соответствующие изменения, а, если значение сигнала частотной коррекции равно нулю, фаза задержанных периодических колебаний на первом выходном терминале не меняется и подвержена всем дискретным временным задержкам, причем сигнал частотной коррекции весьма мал, в результате чего изменение фазы задержанных периодических колебаний на первом выходном терминале относительно периодических колебаний, при наложении на схему задержки, происходит через множество циклов периодических колебаний.

Схема, будучи переключенной в ответ на сигнал управления изменения фазы, может выдавать кратковременную импульсную помеху на другом выходном терминале, и подсоединена к другому выходному терминалу для предотвращения появления кратковременных импульсных помех на другом выходном терминале, а сигнал управления установлен на заданное значение путем регистрации изменения опережения-запаздывания в фазовом соотношении выбранной копии и периодических колебаний.

Другая отличительная особенность изобретения касается устройства для сдвига фазовой задержки синхросигнала в соответствии с сигналом управления, представляющим изменение в фазе, которому надлежит подвергнуть синхросигнал. Устройство может содержать схему, на которую подается синхросигнал и которая генерирует по меньшей мере несколько копий синхросигнала, имеющий различное время задержки по отношению друг к другу. Цепь связи, на которую подается сигнал, представляющий изменение в фазе, направляет одну выбранную из копий синхросигнала на выход в функции величины сигнала управления. Устройство для получения копий синхросигнала содержит N-1 каскадно включенных элементов задержки с по существу одинаковым временем задержки, обозначенных 1, 2,..., N-1, и мультиплексор, имеющий N входов, обозначенных 0, 1, 2,...,N-1, в котором на вход 0 подается синхроимпульс, а на вход k подается копия синхросигнала, полученного с элемента задержки k, где k - каждое по выбору из 1, 2, ...,N-1. Мультиплексор содержит еще один вход, на который подается сигнал управления, и выход, причем сигнал изменения в фазе кодирован циклическим кодом. Мультиплексор содержит матрицу N-1 логических схем, каждая из которых содержит: первый и второй сигнальные входы, сигнальный выход и управляющий вход, на который подается бит циклически кодированного сигнала, обеспечивающий направление сигнала на одном из двух сигнальных входов к сигнальному выходу в функции значения бита на управляющем входе.

Еще одна отличительная особенность изобретения касается устройства для сдвига фазовой задержки синхросигнала в соответствии с сигналом управления, представляющим изменение в фазе, которому надлежит подвергнуть синхросигнал. Устройство содержит схему, на которую подается синхросигнал и которая генерирует по меньшей мере несколько копий синхросигнала, имеющих различное по отношению друг к другу время задержки. Цепь связи, на которую подается сигнал, представляющий изменение в фазе, направляет одну выбранную из копий синхросигнала на выход в функции величины сигнала управления. Устройство включено в схему перестраиваемого генератора, на который подается сигнал управления частотой. Интегратор вырабатывает сигнал, представляющий изменение в фазе, в соответствии с сигналом управления частотой.

Устройство для сдвига фазовой задержки синхросигнала в соответствии с сигналом управления, представляющим изменение в фазе, которому надлежит подвергнуть синхросигнал, может считаться также содержащим схему, на которую подается синхросигнал и которая генерирует по меньшей мере несколько копий синхросигнала, имеющих различное по отношению к друг к другу время задержки. Цепь связи, на которую подается сигнал, представляющий изменение в фазе, направляет одну выбранную из копий синхросигнала на выход в функции величины сигнала управления. Цепь связи содержит мультиплексор, имеющий сигнальный выход, а также N сигнальных входов, обозначенных 0, 1, 2,...,N-1. На мультиплексор подается циклически кодированный сигнал, содержащий М битов, где 2^М= N, а N - целое число больше 2. Мультиплексор содержит N-1 логических схем, каждая из которых имеет первый и второй сигнальные входы, сигнальный выход и управляющий вход, на который подается бит циклически кодированного сигнала, обеспечивающий направление сигнала на одном из двух сигнальных входов к сигнальному выходу в функции значения бита на управляющем входе. На сигнальные входы, сигнальные выходы и управляющие входы логических схем, а также на сигнальные входы мультиплексора подаются М битов, в результате чего с изменением значения циклически кодированного сигнала со значения i на (i+I) по основанию 10 сигнал на выходе мультиплексора меняется с сигнала на входе i мультиплексора на сигнал на входе (i+I)-го мультиплексора, где i - каждое по выбору из 0,1,2,...,(N-2).

Еще одна отличительная особенность изобретения касается способа дискретного изменения фазовой задержки синхросигнала в функции времени путем получения сигнала, имеющего по меньшей мере несколько дисректно изменяющихся значений в функции времени, установления для синхросигнала по меньшей мере нескольких дискретных периодов задержки, использования по меньшей мере нескольких значений сигнала для задержки синхросигнала по меньшей мере на несколько установленных дискретных периодов задержки, в результате чего обеспечивается соответствие между дискретными периодами задержки, которым подвергается синхросигнал, и изменяющимися значениями сигнала, что приводит к сдвигу фазы подвергаемого задержке синхросигнала, и установления по меньшей мере нескольких дискретных периодов задержки путем подачи синхроимпульса по меньшей мере на несколько линий задержки, включенных каскадно и имеющих дискретное время задержки. Операция использования дискретных значений сигнала осуществляется путем изменения числа каскадно включенных линий задержки, на которые подается синхросигнал, в результате чего с изменением значения сигнала синхросигнал на каскадно включенные линии задержки либо подается, либо не подается.

Соответственно еще одной задачей настоящего изобретения является создание нового и улучшенного мультиплексора сигналов, имеющего по крайней мере несколько входных терминалов и реагирующего на отраженный кодированный сигнал для соединения сигнала на одном из терминалов с выходным терминалом.

Дополнительной задачей изобретения является создание мультиплексора сигналов, имеющего по меньшей мере несколько входных терминалов и реагирующего на отраженный кодированный сигнал, так что имеется соотношение один к одному между базовыми 10 значениями отраженных кодированных сигналов и сигналом у выбранного входного терминала, который соединен с выходным терминалом.

Указанные выше и дальнейшие задачи, признаки и преимущества данного изобретения станут очевидными после рассмотрения нижеследующего подробного описания его нескольких конкретных примеров выполнения, особенно в сочетании с сопроводительными чертежами.

Фиг. 1 - частичная блок-схема и частичная принципиальная схема системы фазовой автоподстройки частоты, содержащей асинхронный фазовращатель с цифровым управлением, выполненный в соответствии с одним из вариантов осуществления изобретения; фиг. 2 - блок-схема предпочтительного варианта выполнения мультиплексора, показанного на фиг. 1; фиг. 3 - блок-схема другого варианта осуществления асинхронного фазовращателя с цифровым управлением, выполненного в соответствии с другим вариантом осуществления изобретения; фиг. 4 - схематическое изображение линии задержки, входящей в состав устройства, показанного на фиг. 3; фиг. 5 - принципиальная схема блока управления, показанного на фиг. 3; фиг. 6 - схема последовательности операций в устройстве, задающем последовательность, показанном на фиг. 5.

На фиг. 1 представлена схема фазовой автоподстройки частоты, реагирующая на принимаемый приемником в полосе частот модулирующих сигналов ЧФМ-сигнал, имеющий на выводах 12 и 14 составляющие I и Q соответственно. Сигналы до их появления на этих выводах, как правило, подвергаются искажениям в характеристиках, обусловленным процессами передачи-приема, поэтому исходные, поступающие по I и Q-каналам (двухуровневые) амплитуды трансформируются в сигналы, охватывающие весь диапазон амплитуд между двумя уровнями на выводах 12 и 14. Типичная скорость подачи сигнала на выводы 12 и 14, выраженная в битах, символах или бодах, составляет 20 МГц. Сигналы с выводов 12 и 14 подаются на аналого-цифровые преобразователи (АЦП) 16 и 18 соответственно, каждый из которых вырабатывает многоразрядный параллельный цифровой сигнал, величина которого соизмерима с амплитудами сигнала, подаваемого на эти преобразователи в момент подачи на них по проводнику 20 импульсов дискретизации с изменяющейся частотой. В обычном приемнике, содержащем схему фазовой автоподстройки, частота дискретизации в два раза превышает скорость передачи символов в сигналах на выводах 12 и 14, в результате чего обеспечивается получение более ранних и более поздних мгновенных значений, что общепринято в предшествующей практике.

Выходные сигналы преобразователей 16 и 18 подаются на блок 22, содержащий дешифратор цифровых данных и генератор сигналов рассогласования, для получения на шинах 24 и 26 соответственно параллельных выходных сигналов цифровых данных и рассогласования. Сигнал рассогласования на шине 26 представляет (в цифровой форме) отклонение фазы дискретизации, привносимое сигналом по проводнику 20, относительно идеальной точки дискретизации.

Сигнал рассогласования на шине 26 подается на фильтр 28 нижних частот в цепи синхронизации символов для получения на шине 30 параллельного многоразрядного цифрового сигнала управления, представляющего частотную погрешность, связанную с сигналом рассогласования на шине 26. Фильтр 28 генерирует, как правило, один сигнал частотной погрешности на каждый символ на выводах 12 и 14. Конструкция преобразователей 16 и 18, блока 22 декодирования цифровых данных и генерирования сигналов рассогласования, а также фильтра 28 в цепи синхронизации символов известна и не нуждается в дополнительном описании или разъяснении.

Сигнал частотной погрешности, вырабатываемый фильтром 28 на шине 30, управляет частотой и фазой сигнала дискретизации на выводе 20. Для этого сигнал частотной погрешности на шине 30 подвергается преобразованию в полном сумматоре 32, который фактически представляет собой цифровой интегратор, в цифровой сигнал фазовой погрешности. На проводник 34 подается бит переполнения сигнала фазовой погрешности, в результате чего обеспечивается продвижение счета в счетчике 36 на циклическом коде (предпочтительно на коде Грея), циклически кодированный многоразрядный параллельный выходной сигнал которого подается на селекторный вход 38 мультиплексора 40. Мультиплексор 40 содержит N сигнальных входов, обозначенных 0,1,2, ...,(N-2) и (N-1). На эти входы мультиплексора 40 подаются синхроимпульсы 42 с фиксированной частотой и подвергнутые задержке опорные сигналы на основе этих синхроимпульсов. Выходной сигнал с фиксированной частотой генератора 42 синхроимпульсов подается непосредственно на вход 0 мультиплексора 40, в то время как на входы 1,2,... , (N-2) и (N-1) мультиплексора 40 подаются опорные сигналы, подвергнутые задержкам соответственно на ΔT; 2ΔT...(N-2)ΔT; (N-1)ΔT, где ΔT - время задержки.

Подвергнутые задержки опорные сигналы, подаваемые на входы 1,2,...,N-2, N-1, вырабатываются каскадно включенными элементами 44.1, 44.2,...,44. (N-2), 44.(N-1) задержки соответственно. В предпочтительном варианте выполнения каждый из элементов 44 задержки содержит пару каскадно включенных инвертирующих усилителей с коэффициентом усиления, равным единице: задержка на прохождение сигнала в усилителях равна времени задержки, связанному с каждым из элементов задержки. Общее время задержки каскадно включенных элементов 44.1, 44.2. . . 44. (N-2), 44. (N-1) задержки для всех возможных периодов задержки элементов 44 превышает один цикл синхроимпульсов 42, а в лучшем варианте осуществления время задержки лишь слегка превышает один цикл синхроимпульсов 42. В предпочтительном варианте осуществления изобретения мультиплексор 40 содержит 128 (2⁷) сигнальных входов, поэтому N = 128, и 127 элементов 44 задержки.

На селекторный вход мультиплексора 40 подается цифровой сигнал управления, что обеспечивает подачу одного из подвергнутых задержке опорных сигналов на входах 0, 1, 2,..., N-2, N-1 на выход 46 мультиплексора. Таким образом, сигнал на выходе 46 представляет собой подвергнутый задержке опорный сигнал с генератора 42 синхроимпульсов с фиксированной частотой. На частоте генератора 42 синхроимпульсов эта задержка соизмерима с фазовым сдвигом, определяемым величиной цифрового сигнала управления на входе 38.

Благодаря цепи обратной связи (описанной ниже) в схеме фазовой автоподстройки, выходной сигнал мультиплексора 40 на выходе 46 возвращается к инфазному соотношению с фазой синхроимпульсов 42, когда эта фаза сдвигается приблизительно на один полный цикл, т.е. на 360^o. Благодаря этой цепи обратной связи, фазовращатель, содержащий мультиплексор 40 и элементы 44 задержки, является асинхронным, поэтому отпадает необходимость поддерживать время задержки для каждого из элементов 44 на абсолютно фиксированном уровне. Следовательно, время задержки элементов 44 на прохождение сигнала может изменяться в функции подаваемого напряжения, температуры и технологических процессов. В общем, частота синхроимпульсов 42 слегка превышает удвоенную частоту передачи символов в сигналах на выводах 12 и 14. Это приводит к тому, что фаза сигнала на выходе 46 идет с монотонным небольшим опережением в течение многих циклов синхроимпульсов 42. Присутствует соответствующее изменение в частоте дискретизации, подводимой с выхода 46 к проводнику 20 через схему 48 подавления кратковременных импульсных помех. Сигнал частотной погрешности на шине 30 преобразуется полным сумматором 32 в сигнал фазовой погрешности, имеющий бит переполнения, который подается на проводник 34. Через множество циклов синхросигналов 42 происходит прирастающее изменение в сигнале фазовой погрешности, генерируемом полным сумматором 32, что приводит к монотонному изменению в фазе входного сигнала, подаваемого на вход 38 мультиплексора 40.

Импульсы дискретизации, подаваемые с выхода 46 на проводник 20, завершают изменение выходного сигнала фильтра 28 на шине 30. Это приводит к изменениям в выходном сигнале полного сумматора 32 и во входном сигнале на селекторном входе 38 мультиплексора 40. Даже если в сигнале частотной погрешности, вырабатываемом фильтром 28 нижних частот, нет никаких изменений, выходной сигнал полного сумматора (интегратора) 32 изменяется при условии, что вырабатываемый фильтром 28 сигнал частотной погрешности имеет конечное, ненулевое значение. Таким образом, фаза опорного сигнала на выходе 46 монотонно и медленно изменяется в течение множества циклов синхросигналов 42. Каждое изменение в фазе осуществляется на дискретную величину, зависящую от величины сигналов, подаваемых на вход 38, и от времени задержки, связанного с элементами 44 задержки. В течение множества циклов синхроимпульсов 42 фаза на выходе 46 остается постоянной по отношению к фазе синхроимпульсов 42 до тех пор, пока не произойдет изменение в величине сигнала, вырабатываемого счетчиком 36 и подаваемого на вход 38 мультиплексора 40.

При смещении фазы опорного сигнала на выходе 46 на 360^o, т.е. приблизительно на один цикл, синхроимпульсов 42, счетчик 36 сбрасывается на 0. При сбросе счетчика 36 на 0 вход 38 мультиплексора 40 устанавливается на 0, что приводит к подаче синхроимпульсов на сигнальном входе мультиплексора 40 на его выход 46. Таким образом, выходной сигнал мультиплексора 40 находится в фазе с выходным сигналом генератора 42 синхроимпульсов, что приводит к инициированию нового фазосдвигающего цикла.

При каждом переключении мультиплексора 40 на его выходе 46 может возникнуть кратковременная импульсная помеха (глитч). Весьма важно предотвратить попадание глитча на проводник 20. Схема 48 подавления глитчей содержит схему ИЛИ 50, D-триггер 52 и элемент 54 задержки. Один вход схемы ИЛИ 50 соединен непосредственно с выходом 46 мультиплексора 40, а выход схемы ИЛИ 50 соединен с таковым входом D-триггера 52, при этом информационный (D) вход триггера постоянно находится на уровне логической "1". Синхроимпульсы на проводнике 20 подаются на синхронизирующий вход счетчика 36, который реагирует на передний фронт синхроимпульсов. Триггер 52 содержит Q и Q выходы, соединенные через элемент 54 задержки соответственно со вторым входом схемы ИЛИ 50 и с асинхронным входом сброса (R) триггера 52. Время задержки элемента 54 превышает время, необходимое мультиплексору 40 для изменения фазы на выходе 46 в ответ на изменение в величине сигнала на входе 38; это упомянутое последним время именуется в настоящем описании временем задержки на прохождение сигнала в мультиплексоре.

В ответ на передний фронт, генерируемый на выходе 46 мультиплексора 40, передний фронт генерируется и схемой ИЛИ 50. Передний фронт, генерируемый схемой ИЛИ 50, приводит в действие триггер 52, в результате чего выход Q последнего меняет свое состояние с "0" на "1", устанавливая, таким образом, выход схемы ИЛИ 50 в состояние двоичной "1". Время нахождения выхода схемы ИЛИ 50 в единичном состоянии превышает время задержки на прохождение сигнала в мультиплексоре. По истечении времени задержки, определяемого элементом 54 задержки, переход от двоичной "1" к двоичному "0" на выходе элемента 54 приводит к сбросу триггера 52 в исходное состояние. Со сбросом триггера 52 в исходное состояние выходной сигнал схемы ИЛИ 50 зависит от переходов на выходе 46 мультиплексора 40. Режим сброса триггера 52 в исходное состояние прекращается переходом от двоичного "0" к двоичной "1" на выходе элемента 54, генерируемым устройством задержки внутри схемы элемента 54.

Выходной сигнал схемы ИЛИ 50 подается на проводник 20 для проведения двойной дискретизации сигналов на выводах 12 и 14, осуществляемой аналого-цифровыми преобразователями 16 и 18, в каждый период прохождения символа. Кроме того, выходной сигнал схемы ИЛИ 50 подается на один вход фазочувствительного детектора 56, второй вход которого через элемент 58 задержки соединен с выходом генератора 42 синхроимпульсов. Время задержки элемента 58 равно времени задержки на прохождение сигнала в мультиплексоре плюс времени задержки на прохождение сигнала в схеме ИЛИ 50. Когда в передних фронтах входных сигналов детектора 56 происходит какое-либо изменение в отношении опережения-отставания по фазе, на выходе 60 детектора вырабатывается импульс, который подается на счетчик 36. Детектор 56 совместно со связанными с ним схемами являются по существу детекторами фазового, сдвига приблизительно на n · 360^o (где n - целое число, включая единицу) сигнала на выходе 46 мультиплексора 40 по отношению к выходному сигналу генератора 42 синхроимпульсов.

Для предотвращения блокировки счетчика 36 в нулевом состоянии в детекторе 56 предусмотрена возможность предотвращения генерирования им второго выходного импульса сразу же после первого, а также дополнительное время после генерирования последнего, продолжающееся до момента, пока сигнал на выходе 46 не будет подвергнут соответствующему фазовому сдвигу. Это достигается запретом на генерирование детектором 56 выходного сигнала, если выходной сигнал счетчика 36 имеет нулевое значение или значения, связанные с превышением 0^o на лишь несколько градусов. С этой целью выходной сигнал детектора 56, пропускаемый через логическую схему (не показана), и выходной сигнал счетчика 36 подаются на детектор (не показан), который вырабатывает сигнал запрета, подаваемый на указанную логическую схему, когда выходной сигнал счетчика находится в диапазоне, связанном с фазовым сдвигом синхроимпульсов 42, который в худшем случае составляет 340^o, начиная от 0^o. Поскольку скорость прохождения сигналов в битах на выводах 12 и 14 может считаться постоянной и, при эталонной величине, которая составляет несколько кГц (например, 7 кГц), ниже частоты следования синхроимпульсов 42, изменение фазы на выходе 46 мультиплексора 40 всегда происходит в сторону увеличения в одном направлении по отношению к синхроимпульсам 42, в результате чего детектор 56 не может подать импульс на проводник 60 как результат нулевой разности в фазах между выходным сигналом генератора 42 синхроимпульсов и сигналом на выходе 46 мультиплексора 40.

В предпочтительном варианте выполнения на мультиплексор 40 подается сигнал, кодированный кодом Грея, имеющий М битов, где N=2^М, a N - общее количество 0, 1, 2,..., N-1 входов мультиплексора, соединенных с элементами 44 задержки. Применение сигналов, кодированных циклическим кодом, желательно, поскольку при каждом изменении цифры в десятичном основании меняется лишь одна двоичная величина такого сигнала. В ответ на изменение одной двоичной величины в сигнале на входе 38 мультиплексор 40 выбирает прогрессивно больший или меньший сигнал на одном из своих входов 0, 1, 2,..., N-2, N-1.

В общем, мультиплексор 40 содержит матрицу (N-1) логических схем, каждая из которых имеет два сигнальных входа (А и В) и управляющий вход (S), реагирующий на двоичный уровень для определения того, какой из двух входов следует подсоединить к выходу. Логические схемы в матрице расположены в виде дерева, благодаря чему ряд 0 этого дерева содержит N/2 логических схем, ряд 1 -N/4 схем, ряд 2 - N/8 схем и ряд r - N (2^2-(r+1)) схем.

Сигнальные входы логических схем ряда 0 соединены с сигнальными входами мультиплексора, в результате чего входы схем в ряду 0 с четными номерами пересекаются по отношению к сигнальным входам мультиплексора, а между остальными схемами в ряду 0 и сигнальными входами мультиплексора существует прямое соединение. Выходы логических схем в ряду 0 соединены со входами А и В логических схем смежного ряда 1 аналогичным образом. Аналогичным образом обеспечивается и соединение выходов логических схем последующих рядов со входами А и В.

В общем, в мультиплексоре для маршрутизации N входных сигналов к выходу входа А и В логической схемы k (где k - четное целое число от 0 до N/2-2) в ряду 0 подключены соответственно к сигнальным входам 2k и 2k+1 мультиплексора, а входы А и В логической схемы (k+1) в ряду 0 подключены соответственно к сигнальным входам 2k+3 и 2(k+1). Входы А и В логической схемы j (где j - четное целое число от 0 до N2^-(r+1)-2) в ряду (г+1) подключены соответственно к выходам логических схем 2j и (2j+1) ряда r, а входы А и В логической схемы j+1 в ряду r+1 подключены соответственно к выходам схем 2j+3 и 2j+1 ряда r, где r - каждое по выбору от 0 до М-1, а j - каждое по выбору из 0, 1, 2... N(2^-r-1). Такая конкретная матричная структура мультиплексора позволяет обеспечить маршрутизацию выходных сигналов от элементов 44 задержки непосредственно на мультиплексор 40 и между логическими схемами мультиплексора без дополнительных линий пересечения, что позволяет обеспечить одинаковую задержку во всех каналах мультиплексора с высокой точностью.

На управляющие входы логических схем ряда 0 подается самый младший бит, генерируемый счетчиком 36, на управляющие входы логических схем ряда 1 подается следующий самый младший бит, генерируемый счетчиком 36, и т.д., в результате чего на управляющие входы логических схем последнего ряда (М-1) подается самый старший бит, генерируемый счетчиком 36. Таким образом, в ответ на изменение циклически кодированного сигнала на единицу по основанию 10 происходят изменения в состоянии всех логических схем только в одном ряду дерева.

Упрощенный вариант конструкции мультиплексора 40, на который подается выходной сигнал генератора 42 синхроимпульсов фиксированной частоты и семь подвергнутых задержке опорных сигналов на основе указанного выходного сигнала генератора 42, а также выходной сигнал счетчика 36, показан на фиг. 2. Как показано на фиг. 2, генератор 42 синхроимпульсов фиксированной частоты приводит в действие каскадно включенные элементы 44.1, 44.2,...,44.7 задержки. Выходной сигнал генератора 42 синхроимпульсов подается на сигнальный вход 0 мультиплексора 40, а выходные сигналы элементов 44.1, 44.2. 44.7 задержки подаются соответственно на сигнальные входы 1,2...7 мультиплексора. В приведенном на фиг. 2 упрощенном варианте выполнения мультиплексор 40 содержит матрицу из семи логических схем, расположенных в три ряда таким образом, что ряд 0 (первый ряд) содержит четыре логические схемы, ряд 1 (второй ряд) содержит две логические схемы, а ряд 2 (третий, т.е. последний ряд) содержит одну логическую схему. Таким образом, ряд 0 содержит схемы 70.11, 70.12, 70.13 и 70.14, ряд 1 содержит схемы 70.21 и 70.22, а ряд 2 содержит схему 70.31.

Каждая из логических схем 70 содержит два сигнальных входа А и В, управляющий сигнальный вход S и выход. В ответ на сигнал, появляющийся на управляющем входе S, имеющий величину двоичного "0", сигнал на входе А подается на выход схемы; в ответ на сигнал, появляющийся на управляющем входе S, имеющий величину двоичной "1", на выход схемы подается сигнал со входа В. На входы А и В логической схемы 70.11 подаются сигналы со входов соответственно 0 и 1 мультиплексора, а на входы А и В логической схемы 70.12 подаются сигналы со входов соответственно 3 и 2 мультиплексора. Такая же зависимость существует для входа А и В и остальных логических схем ряда 0: на входы А и В логической схемы 70.13 подаются сигналы со входов соответственно 4 и 5 мультиплексора, а на входы А и В логической схемы 70.14 подаются сигналы со входов соответственно 7 и 6 мультиплексора. Управляющие входы S логических схем 70.11 - 70.14 параллельно приводятся в действие самым младшим битом выходного сигнала счетчика 36.

Управляющие входы S логических схем 70.21 и 70.22 ряда 1 параллельно приводятся в действие вторым самым младшим битом выходного сигнала счетчика 36. На входы А и В логической схемы 70.21 подаются выходные сигналы соответственно логических схем 70.11 и 70.12, а на входы А и В логической схемы 70.22 подаются выходные сигналы соответственно логических схем 70.14 и 70.13.

На управляющий вход S логической схемы 70.31 ряда 2 подается самый старший бит выходного сигнала счетчика 36. На входы А и В логической схемы 70.31 подаются выходные сигналы соответственно логических схем 70.21 и 70.22. Для упрощения зрительного восприятия на фиг. 2 выходной сигнал мультиплексора показан генерируемым логической схемой 70.31.

В процессе работы при каждом однобитовом изменении в кодированном кодом Грея сигнале, подаваемом на логические схемы 70, происходит одноступенчатое изменение номера сигнального входа мультиплексора, подключаемого к его выходу. Так, например, в ответ на кодированный кодом Грея сигнал, подаваемый на логическую схему, который имеет значение 000, выходным сигналом логической схемы 70.31 является сигнал на входе 0 мультиплексора. В этом случае все логические схемы 70 запускаются таким образом, что сигнал, появляющийся на их входах, подается на выход каждой схемы, в результате чего сигнал, появляющийся на входе 0 мультиплексора, подается через логические схемы 70.11, 70.21 и 70.31 на выход мультиплексора. В ответ на сигнал, значение которого продвинулось с 000 до 001, сигнал на входе 1 мультиплексора подается на выход схемы 70.31 через схемы 70.11 и 70.21. В ответ на сигнал, значение которого продвинулось до 001, сигнал на входе 2 мультиплексора подается на его выход через схемы 70.12, 70.21 и 70.31. В ответ на сигнал, значение которого продвинулось до 01, сигнал на входе 3 мультиплексора подается на его выход через схемы 70.12, 70.21 и 70.31. В ответ на сигнал, значение которого возросло на единицу с 010 до 110, сигнал на входе 4 мультиплексора подается на его выход через схемы 70.13, 70.22 и 70.31. В ответ на сигнал, имеющий значение 111, сигнал на входе 5 мультиплексора подается на его выход через схемы 70.13, 70.22 и 70.31. В ответ на сигнал, имеющий значение 101, сигнал на входе 6 мультиплексора подается на его выход через схемы 70.14, 70.22 и 70.31. И наконец, в ответ на сигнал, имеющий значение 100, сигнал на входе 7 мультиплексора подается на его выход через схемы 70.14, 70.22 и 70.31. Следовательно, выходной сигнал мультиплексора последовательно продвигается по цепочке сигналов на своих входах, появляющихся в ответ на однобитовое изменение в управляющих сигналах, кодированных кодом Грея, которые подаются на логические схемы 70. Поскольку за раз может измениться лишь один бит в этом сигнале, свое состояние меняют логические схемы лишь одного ряда матрицы.

Цифровой фазовращатель, показанный на фиг. 1, требует использования схемы 48 подавления глитчей. С учетом многих обстоятельств желательно исключить вероятность появления глитчей и, следовательно, необходимость применения схемы 48 их подавления. Это обеспечивается асинхронным фазовращателем с цифровым управлением, показанным на фиг. 3 под общей позицией 198. Фазовращатель 198 полностью заменяет цифровой фазовращатель, показанный на фиг. 1, в схеме фазовой автоподстройки частоты приемника. Модификация приемника, показанного на фиг. 1, исключает использование счетчика 36 на основе кода Грея, в результате чего фазовращатель 198 приводится в действие выходным сигналом полного сумматора 32, благодаря чему командный входной сигнал устройства управления фазовращателя 198 изменяется с изменением выходного сигнала полного сумматора.

Фазовращатель 198 может рассматриваться как генератор изменяемой частоты и фазы, на который подается сигнал Δ f, вырабатываемый фильтром 28 нижних частот, т.е. его работа аналогична работе цифрового фазовращателя, показанного на фиг. 1, на который подается выходной сигнал управления частотой, вырабатываемый фильтром 28 нижних частот.

Генератор фазных синхроимпульсов, показанный на фиг. 3, содержит N линий 200.1,200.2,...,200.k-1, 200.k, 200.k+1,..., 200.N задержки. Выбранное количество линий 200 задержки через переключатели 202 и 204 включены каскадно один с другим, а также с генератором 208 синхроимпульсов фиксированной частоты и фазы. Подсоединение генератора 208 синхроимпульсов к переключателям 202 и 204 осуществляется через блок 206 управления, который контролирует состояния этих переключателей. Всего в устройстве N переключателей 202 и N переключателя 204, поэтому каждому переключателю 202 или 204 соответствует одна из линий 200 задержки. Таким образом, переключатели 202.1 и 204.1 связаны с линией 200.1 задержки, переключатели 202.2 и 204.2 связаны с линией 200.2 задержки, переключатели 202.k и 204.k связаны с линией 200.k задержки и т. д. Выходной сигнал линии 200.1 задержки считается имеющим связанное с ней "нулевое" время задержки. Переключатели 202 осуществляют последовательное включение различных линий 200 задержки друг с другом, а переключатели 204 осуществляют избирательное подключение входов линий задержки к выходу генератора 208 синхроимпульсов. Переключатели 202 и 204 приводятся в действие управляющим блоком 206, поэтому переключатели, связанные с конкретными линиями задержки, после привода их в действие работают вначале в режиме замыкания цепи, а затем в режиме размыкания цепи.

Первоначально все переключатели 204 находятся в проводящем состоянии, а все переключатели 202 - в непроводящем состоянии. На блок 206 управления подаются сигнал команды сдвига с выхода полного сумматора 32 (фиг. 1) и передний фронт выходного сигнала генератора 208 синхроимпульсов для приведения в действие переключателей 202 и 204, в результате чего в ответ на передний фронт первого синхроимпульса, следующего за первым сигналом сдвига, переключатели 202.1 и 204.1 меняют свое состояние соответственно на проводящее и непроводящее. Поскольку все переключатели 204 (и, в частности, переключатель 204.2) находятся в проводящем состоянии, сначала они работают в режиме замыкания цепи, а затем в режиме размыкания. В ответ на передний фронт первого синхроимпульса, следующего за вторым импульсом сдвига, подаваемым на управляющий блок 206, переключатели 202.2 и 204.2 переводятся соответственно в проводящее и непроводящее состояния. Аналогичным образом, работают и другие переключатели, поэтому и переключатели 202.k и 204.k переводятся соответственно в проводящее и непроводящее состояния при подаче на управляющий блок 206 переднего фронта первого синхроимпульса, следующего за импульсом k сдвига. При появлении выходного сигнала сброса, вырабатываемого фазочувствительным детектором 56, блок 206 управления сбрасывается на 0 для возобновления упомянутого выше первоначального состояния. Переключатели 202, будучи в проводящем состоянии, сохраняют это состояние, а переключатели 204, будучи в непроводящем состоянии, остаются в этом состоянии до момента сброса блока 206 управления на 0 выходным сигналом детектора 56, что происходит когда волновой цуг на выходе 210 сдвигается с некоторым превышением одного периода частоты синхронизации генератора 208 на выходе 212 этого генератора.

В исходном состоянии устройства, показанного на фиг. 3, только одна линия 200.1 включена в цепь, поэтому лишь небольшое, фиксированное изменение в фазе имеет место в сигнале, вырабатываемом генератором 208 между выходом 212 генератора и выходом 210. В ответ на импульс 1 сдвига, подаваемый на блок 206 управления, привносится задержка линией 200.2 задержки, в результате чего фаза синхроимпульса, подаваемого на выход 210 от генератора 208, модифицируется соответствующим образом.

В ответ на импульс k сдвига, подаваемый на блок 206 управления, линиями 200.1, 200.2..., 200k и 200.k+1 привносятся задержки между выходным сигналом генератора 208 синхроимпульсов и выходом 210, в результате чего происходит фазовый сдвиг примерно на (k+1)ΔT, где ΔT - приблизительно одинаковое время задержки каждой из линий 200 задержки. Время задержки каждой из линии 200 приблизительно равно одно другому, но в точности не совпадает ввиду производственных допусков в линиях задержки и разброса параметров, имеющего место в линиях задержки в процессе их эксплуатации. Общее время задержки всех линий 200.1 - 200.N несколько превышает время одного цикла синхроимпульсов фиксированной частоты генератора 208. В большинстве случаев блок 206 управления сбрасывается выходным сигналом детектора 56 на 0 до момента перевода переключателя 202.N из нормально непроводящего в нормально проводящее состояние и переключателя 204.N из нормально проводящего в нормально непроводящее состояние.

На фиг. 4 представлено схематическое изображение одной линии 200.k задержки из каскадно включенных линий 200.1 - 200.N задержки. Линия 200.k задержки содержит схемы ИЛИ 213 и 214, выходы которых соединены с входом схемы И 215. (Фактически схемы 213-215 выполнены в виде одной интегральной схемы ИЛИ-И на полупроводниковом кристалле; все устройства задержки, показанные на фиг. 1 и 3, представляют собой интегральные схемы на полупроводниковых кристаллах). Схема И 215 содержит выход 216, непосредственно подключенный к входу схемы ИЛИ линии 200.k-1 задержки, который соответствует аналогичному входу схемы ИЛИ 214 линии задержки 200.k. Аналогичным образом один вход схемы ИЛИ 214 линии 200.k соединен с выходом линии 200.k соединен с выходом линии 200. k+1 задержки, соответствующим выходу 216 линии 200.k-1 задержки. Схемы ИЛИ 213 и 214 приводятся в действие комплиментарными версиями сигнала в точке 228, генерируемого тем выходом блока 206 управления, который связан с линией 200.k задержки. Именно эти комплиментарные входные сигналы в действительности приводят в действие символьные переключатели 202.k и 204.k, показанные на фиг. 3, в результате чего срабатывание переключателей 204.k и 202. k вызывается входными сигналами соответственно схем ИЛИ 213 и 214. Сигнал в точке 228 подается непосредственно на вход схемы ИЛИ 214 и на вход схемы ИЛИ 213 через инвертор 218. На второй вход схемы ИЛИ 213 подается выходной сигнал генератора 208 синхроимпульсов.

Время задержки на прохождение сигнала в схемах ИЛИ 213 и 214 в сочетании с временем задержки на прохождение сигнала в схеме И 215 составляют задержку линии 200. k задержки между выходом 217 линии 200.k+1 задержки и входом 216 линии 200. k-1 задержки. Аналогичная задержка на прохождение сигнала обеспечивается линией 200.k задержки и для генератора 208 синхроимпульсов между входом схемы ИЛИ 213 и точкой 216. Конструкция схем 213-215 в виде одной логической схемы ИЛИ-И позволяет обеспечить симметричные периоды задержки для переднего и заднего фронтов импульсов, подаваемых на линию 200.k задержки.

В ответ на сигнал от блока 206 управления в точке 228, имеющий значение двоичного "0", схема ИЛИ 213 вырабатывает выходной сигнал с двоичной "1", в результате чего схема И 215 реагирует на логические переходы на выходе схемы ИЛИ 214. Выходы схем 213 и 214 являются, таким образом, нечувствительными к импульсам генератора 208 синхроимпульсов. В этих условиях схема ИЛИ 214 реагирует только на переходы с двоичной "1" на двоичный "0" на выходе схемы И линии 200. k+1 задержки, соответствующем выходу 216 схемы И 215. Таким образом, пока сигнал в точке 228 линии 200.k задержки находится на уровне "0", переходы с двоичного "0" на двоичную "1" на выходе линии 200.k+1 задержки подаются на выход 216 схемы И 215 и далее на вход линии 200.k-1 задержки с задержкой, равной времени задержки линии 200.k задержки.

И наоборот, в ответ на сигнал в точке 228 с уровнем двоичной "1" выходной сигнал схемы И 215 является копией сигнала с генератора 208 синхроимпульсов. Это является следствием того, что схема 214 установлена на уровне двоичной "1", а выход блока 206 управления также установлен на уровне двоичной "1", в результате чего схема И 215 реагирует на логические переходы на выходе схемы ИЛИ 213, при этом предотвращается прохождение переходов в сигнале в точке 217 через схему ИЛИ 214 на схему И 215. В этом случае выходной сигнал схемы ИЛИ 213 является копией выходного сигнала генератора 208 синхроимпульсов. Таким образом, в ответ на сигналы с уровнями двоичной "1", вырабатываемые генератором 208 синхроимпульсов, выход 216 схемы И 215 переводится в состояние двоичной "1". Импульсы двоичной "1" появляются на выходе 216 с задержкой, определяемой временем прохождения сигнала в линии 200.k задержки с момента появления синхроимпульсов на входе схемы 213.

Наиболее простым решением реализации блока 206 управления является создание отдельной ступени управления для каждой линии задержки из линии 200.1 -200. N. Поскольку таких линий задержки может быть множество (число N может быть равным, например, 64, 128 или 256), такое решение требует использования чрезмерных количеств технических средств. Для сокращения объемов технических средств до приемлемого уровня линии 200.1-200.N задержки разделены на ряд групп, в каждой из которой находится одинаковое количество линий задержки. В конкретно описываемом варианте осуществления изобретения таких групп четыре, и в каждой содержится по 16 линий задержки, таким образом, N = 64.

В каждой конкретной группе линии 200 задержки приводятся в действие последовательно, начиная с самого младшего номера линии в группе и кончая самым старшим номером. Так, например, в первой группе последовательный перевод переключателей 202.1-202.16 в проводящее состояние чередуется с последовательным переводом переключателей 204.1 - 204.16 в непроводящее состояния. По мере последовательного приведения в действие переключателей 202.1 - 202.16 и 204.1 - 204.16, остальные переключатели, связанные с линиями 200.17 - 200.N задержки, также последовательно переводятся в непроводящее и проводящее состояние. Работа переключателей линий 200.17 - 200.N задержки, совершаемая одновременно с работой переключателей линий 200.1 - 200.16 задержки, не влияет на задержку, вводимую между точками 212 и 210, так как переключатель 202.16 находится в непроводящем состоянии во время смены состояний переключателей 202.1 - 15 и 204.1 - 15. При переводе переключателей 202.16 и 204. 16 соответственно в проводящее и непроводящее состояния гарантируется перевод в непроводящее и проводящее состояния соответственно переключателей 202.17 и 204.17. После последовательного приведения в действие переключателей 202.1 - 202.16 и 204.1 - 204.16 тот же блок 206 управления, который управляет переключателями линий 200.1 - 200.16 задержки, используется для последовательного перевода в проводящее состояние переключателей 202.17 -202.32, чередующегося с последовательным переводом в непроводящее состояние переключателей 204.17 - 204.32. Переключатели 202.1 - 16 остаются в статическом проводящем состоянии, в то время как переключатели 204.1 - 16 находятся в статическом непроводящем состоянии. Сначала в статическом состоянии находятся переключатели 202.1 - 16 и 204. 1 - 16, а затем в статическое состояние переводятся переключатели, связанные с линиями 200.17 - 200.32 задержки, после чего последовательно приводятся в действие переключатели линий 200.33-200.48 задержки. Эта операция продолжается до момента генерирования детектором 56 импульса сброса, когда блок 206 управления сбрасывается в исходное состояние.

На фиг. 5 представлена блок-схема устройства 206 управления, содержащего четырехразрядный глитчеустойчивый счетчик 220, например счетчик, оперирующий сигналами, кодированными кодом Грея, схемы И 224.1 - 224.4, устройство 232, задающее последовательность, четырехразрядный сдвиговый регистр 234 с обратной связью, синхронные RS-триггеры 236.1 - 236.4 и схемы И 238.1 - 238.4, причем все они соединены друг с другом с возможностью управления 64 линиями 200.1 - 200.64 задержки. Импульсы с генератора 208 синхроимульсов подаются на синхронизирующие входы (C) счетчика 220, устройства 232, задающего последовательность, сдвигового регистра 234 и триггеров 236.1 - 236.4. Входные импульсы сдвига подаются на вход (CЕ) разрешения счета счетчика 220 и с устройства 232, задающего последовательность, на вход (SE) разрешения сдвига сдвигового регистра 234. Будучи инициированы таким образом, счетчик 220 и сдвиговый регистр 234 срабатывают от переднего фронта импульсов, подаваемых с генератора 208 синхроимпульсов, для приращения содержимого счетчика и регистра.

Счетчик 220 содержит 15-разрядную выходную шину, содержащую линии 221.1 - 221.15. В состоянии сброса все линии 221.1 - 221.15 имеют значения двоичной "1". В ответ на 15 последовательных импульсов сдвига, подаваемых на блок 206 через точку 270, на линии 221.1 - 221.15 последовательно и по порядку передаются переходы с "1" на "0". Счетчик 220 последовательно меняет свои состояния с 0 до 15 в ответ на 15 последовательных импульсов сдвига, подаваемых на его вход (CE) разрешения сдвига, за которыми следует импульс с генератора 208 синхроимпульсов, подаваемый на синхронизирующий вход (C) счетчика. Вследствие частотного сдвига между выходным сигналом генератора 42 синхроимпульсов (аналогичного генератору 208 на фиг. 3) и частотой информационных сигналов, подаваемых на линии 12 и 14 (фиг. 1), происходит монотонное возрастание содержимого полного сумматора 32, проявляющееся в некоторой степени постоянном частотном сдвиге выходных импульсов на выводе 34. Следовательно, до некоторой степени постоянный частотный сдвиг присутствует и в выходном сигнале счетчика 220 на линиях 221.1-221.15.

Линии 221.1 - 221.15 параллельно подсоединены к входам матриц схем И 224.1 - 224.4, каждая из которых связана с одной из четырех групп линий 200.1 -200.64 задержки; каждая из матриц 224.1 - 224.4 содержит по 15 схем И - одна на каждую из линий задержки 200.1 - 200.15, 200.17 - 200.31, 200.33 - 200.47 и 200.49 - 200.63. Схемы И 224.1 - 224.4 запираются при последовательной подаче двоичного "0" на другой вход каждой схемы по проводникам 226.1 - 226.4 соответственно.

Вначале приводятся в действие триггеры 236.1 - 236.4, в результате чего на каждом из проводников 226.1 - 226.4 появляется уровень двоичной "1", отпирающий все схемы И 224.1 - 224.4. В ответ на появление 16, 32, 48 и 64 импульсов сдвига, подаваемых на контроллер 206 через точку 270, уровни на проводниках 226.1. - 226.4 изменяются соответственно с "1" на "0", что приводит к последовательному запиранию схем И 224.1 - 224.4. Для обеспечения этого каждая из схем И 224.1 - 224.4 имеет 15-разрядную выходную шину: каждый из 15 битов подается на один из 15 различных входов, каждый из которых соответствует точке 228 линии 200. (k) задержки (фиг. 4). Отдельные биты 15-разрядных выходных шин схем 224.1, 224.2, 224.3 и 224.4 соответственно подаются на входы, соответствующие точке 228 линий задержки 200.1 - 200.15, 200.17 - 200.31, 200.33 - 200.47 и 200.49 - 200.63. Входы 228 линий задержки 200.16, 200.32, 200.48 и 200.64 реагируют на уровни двоичных состояний соответственно на проводниках 228.16, 228.32, 228.48 и 228.64, которые, в свою очередь, реагируют на уровни двоичных состояний, загружаемые в четыре каскада сдвигового регистра 234 с обратной связью. Вначале сдвиговый регистр загружается уровнями 0001 на проводниках 228.64, 228.48, 228.32 и 228.16 соответственно. При каждом сдвиге на "1" первоначально загруженный уровень двоичной "1" сдвигается и последовательно подается на проводники 228.16, 228.32, 228.48 и 228.64.

Счетчик 220 содержит вход сброса (RST), на который подается выходной сигнал сброса с фазочувствительного детектора 56 через схему ИЛИ 230. На схему ИЛИ 230 подается также выходной сигнал сброса с программируемого устройства 232, задающего последовательность, которое последовательно пропускает сигналы в ответ на импульсы с генератора 208 синхроимпульсов и имеет вход сброса (RST), на который подается выходной сигнал сброса с фазочуствительного детектора 56.

Устройство 232, задающее последовательность, содержит вход, соединенный с выводом ТС счетчика 220, на котором появляется двоичная "1", когда счетчик находится в конечном состоянии своего содержимого. В этом случае на все линии 221.1 - 221.15 подается двоичный "0". На устройство 232 через точку 270 подаются также сдвигающие импульсы. В ответ на входные сигналы устройство 232, задающее последовательность, вырабатывает выходные сигналы, управляющие подачей импульсов на проводники 226.1 - 226.4, а также на проводники 228.16, 228.32, 228.48 и 228.64. Для обеспечения этого устройство 232 подает импульсы "сдвиг на 1 "на вход разрешения сдвига (SE) сдвигового регистра 234 и избирательно направляет параллельные импульсы "групповой установки в состояние "1" на входы сигнала установки на "1" RS-триггеров 236.1, 236.2, 236.3 и 236.4 через схемы И 238.1, 238.2, 238.3 и 238.4 соответственно. На схемы И 238.1 -238.4 подаются также выходные сигналы соответственно с четырех каскадов сдвигового регистра 234, в результате чего к схемам 238.1, 238.2, 238.3 и 238.4 подключаются соответственно проводники 228.16, 228.32, 228.48 и 228.64.

В процессе работы каскада 1-4 сдвигового регистра последовательно загружаются двоичными единицами для последовательного отпирания схем 238.1- 238.4, в результате чего импульсы "групповой установки в состояние "1", вырабатываемые на выходе устройства 232, задающего последовательность, последовательно подаются на входы (S) сигнала установки на "1" триггеров 236.1 -236.4. Это вызывает последовательную смену логических уровней на проводниках 226.1 - 226.4 с двоичной "1" на двоичный "0". Все триггеры 236.1 - 236.2 одновременно сбрасываются на 0 в ответ на сигнал сброса на выходе фазочувствительного детектора 56. Так как проводники 226.1 - 226.4 подсоединены к инвертирующим выходам триггеров 236.1 - 236.4, при сбросе триггеров на этих проводниках появляются уровни только логической двоичной "1".

Последний каскад четырехразрядного сдвигового регистра 234 с обратной связью соединен с информационным (D) входом сдвигового регистра. В исходное состояние сдвиговый регистр 234 приводится сигналом сброса, генерируемым на выходе фазочувствительного детектора 56. В состоянии сброса первый каскад сдвигового регистра 234 загружен двоичной "1", а другие его каскады находятся в состоянии двоичного "0". Сдвиговый регистр 234 содержит вход (SE) разрешения сдвига, на который подается генерируемый устройством 232, задающим последовательность, сигнал сдвига на 1, и синхронизирующий вход (C), на который подается выходной сигнал генератора 208 синхроимпульсов. Конструкция и отклик сдвигового регистра 234 на свои входные сигналы обеспечивают сдвиг двоичной "1" с первого каскада во второй, третий и четвертый в ответ на 16, 32, 48 и 64 импульсы сдвига (каждый из которых сопровождается импульсом с генератора 208 синхроимпульсов), подаваемые в точку 270. Таким образом, первоначально уровень двоичной "1" подается на отвод 228.16.

После 16 импульсов сдвига на отводе 228.16 уровень меняется с двоичной "1" на двоичный "0", а на отвод 228.32 вторым каскадом сдвигового регистра 234 подается переход с двоичного "0" на двоичную "1". Уровень двоичной "1" на отводе 228.32 остается до тех пор, пока на вывод 270 не будут поданы 32 импульса сдвига. Аналогичная операция распространяется и на отводы 228.48 и 228.64, что продолжается до тех пор, пока перед 64-ым импульсом сдвига не появится импульс сброса, генерируемый детектором 56.

На фиг. 6 представлена схема последовательности операций в устройстве 232, задающем последовательность. Устройство 232 приводится в действие последовательно и в ответ на входные сигналы вырабатывает выходные сигналы "групповой установки на "1", сдвига на 1 и C_RST, которые соответственно подаются на схемы 238.1- 238.4, вход SE сдвигового регистра 234 и вход RST счетчика 220. В ответ на сигнал сброса, подаваемый на вход устройства 232, задающего последовательность, вместе с импульсом от фазочувствительного детектора 56, устройство 232 приводится в состояние незанятости 252. Следующий импульс с генератора 208 синхроимпульсов переводит устройство 232 в состояние 254 принятия решения, в котором определяется, присутствует ли на выходе TC счетчика 220 уровень двоичной "1": присутствие двоичной "1" на выходе TC счетчика 220 свидетельствует о его конечном (заполненном) состоянии. Если счетчик 220 находится в своем конечном состоянии, устройство 232 продвигается к состоянию 256 "групповой установки на "1", при котором это устройство обеспечивает параллельную подачу уровней двоичной "1" на каждую из схем И 238.1 - 238.4. Следующий синхроимпульс продвигает устройство 232 в состояние 258, в котором устройство 232, задающее последовательность, подает через схему ИЛИ 230 уровень двоичной "1" на вход RST счетчика 220. Следующий импульс от генератора 208 синхроимпульсов продвигает устройство 232 в состояние 260 принятия решения, в котором определяется, подан ли на блок 206 управления импульс сдвига. Если импульс сдвига присутствует, устройство 232, задающее последовательность, продвигается в состояние 262. В этом состоянии устройство 232 подает импульс "сдвиг на 1 " на вход разрешения сдвига сдвигового регистра 234. При появлении следующего синхроимпульса устройство 232 возвращается в состояние незанятости 252, и при подаче следующей группы синхроимпульсов цикл повторяется.

Если в точке 254 принятия решения устройство 232, задающее последовательность, определяет, что счетчик 220 не находится в своем конечном состоянии, устройство 232 остается в состоянии незанятости 252, в котором оно продолжает оставаться до появления уровня двоичной "1" на выходе TC счетчика 220, свидетельствующего о том, что счетчик находится в конечном состоянии. Если в точке 260 принятия решения устройство 232 определяет отсутствие подачи на него импульса сдвига, оно остается в состоянии 258 и непрерывно сбрасывает счетчик 220 в первоначальное состояние. Устройство 232 остается в состоянии 258 до момента подачи на него через точку 270 импульса сдвига.

В состоянии сброса блок 206 управления обеспечивает подачу уровней двоичной "1" на отвод 228 каждой из линий 200.1 - 200.64 задержки, кроме отводов 228 линий задержки 200.32, 200.48 и 200.64. В состоянии сброса проводники 226.1 - 226.4 подают уровни двоичной "1" соответственно на схемы И 224.1 - 224.4, а счетчик 220 приводится в действие таким образом, что на каждом из выводов 222.1 - 222.15 генерируется двоичная "1", а двоичная "1" в первом каскаде сдвигового регистра 234 подается на отвод 228.16, соединенный с входом 228 линии 200.16 задержки. Таким образом, синхроимпульсы с генератора 208 на выводе 212 подвергаются задержке при прохождении с вывода 212 на вывод 210 на время, связанное с временем задержки линии 200.1 задержки.

Задержка импульсов генератора 208 синхроимпульсов между выводами 212 и 210 обеспечивается линией 200.1 задержки до момента подачи сдвигового импульса 1 на вход (CE) разрешения счета счетчика 220 и на вход устройства 232, задающего последовательность. В ответ на сдвиговый импульс 1, за которым следует передний фронт следующего синхроимпульса с генератора 208, содержимое счетчика 220 увеличивается на единицу счета. Это приводит к изменению двоичных уровней на отводах 228 линий задержки 200.1, 200.17, 200.33 и 200.49 с двоичной "1" на двоичный "0", при этом двоичные уровни на отводах 228 других линий задержки остаются неизменными. Изменение состояния с двоичной "1" на двоичный "0" на управляющих отводах 228 линий задержки 200.17, 200.33 и 200.49 не влияет на задержку, вносимую схемой 198 задержки в выходной сигнал генератора 208 синхроимпульсов. Это происходит ввиду того, что на отвод 228.16 подается отделительный сигнал уровня "1", переводящий переключатель 202.16 в непроводящее состояние и отсоединяющий все линии 200.17 - 200.64 задержки от линий 200.1 - 200.16 задержки, которые остаются включенными в цепь.

При упомянутом выше состоянии линий 200 задержки импульсы с генератора 208 синхроимпульсов подвергаются задержке на время, определяемое линиями задержки 200.1 и 200.2. Уровень двоичного "0", подаваемый на управляющий отвод 228 линии 200.1 задержки, препятствует прохождению импульса с генератора 208 синхроимпульсов через схему ИЛИ 213 линии 200.1 задержки. Уровень двоичной "1", подаваемый на управляющий отвод 228 линии 200.2 задержки, позволяет импульсу с генератора 208 синхроимпульсов пройти с задержкой, определяемой линией 200.2 задержки, через схему ИЛИ 213 и схему И 215 на вывод 216 линии 200.2 задержки. Импульс с выхода 216 линии 200.2 задержки подается на вывод 217 линии 200.1 задержки, а оттуда на выход 216 линии 200.1 с задержкой, определяемой этой линией. Таким образом, синхроимпульс с генератора 208 подается с вывода 212 на вывод 210 с комбинированной задержкой, время которой определяется задержками линий 200.1 и 200.2.

Такая операция распространяется на линии 200.1 - 200.15 задержки в ответ на выходные сигналы счетчика 220, содержимое которого прирастает на первые 15 последовательных импульсов сдвига. В это время счетчик достигает своего конечного состояния. Это приводит к подаче уровня двоичной "1" с выхода TC счетчика 220 на устройство 232, задающее последовательность, что продвигает его в состояние 256 "групповой установки на "1" в ответ на импульс с генератора 208 синхроимпульсов. Устройство 232, будучи в состоянии 256, обеспечивает параллельную подачу уровня двоичной "1" на одну из схем И 238.1 - 238.4.

При появлении следующего синхроимпульса с генератора 208 устройство 232 продвигается в состояние 258 сброса для сброса счетчика 220 в первоначальное состояние уровня двоичной "1", которое распространяется на все каскады счетчика, в результате чего уровни двоичной "1" подаются на каждый из выводов 221.1 - 221.15. Следующий импульс с генератора 208 синхроимпульсов продвигает устройство 232, задающее последовательность, в состояние 260 принятия решения, в котором оно определяет присутствие или отсутствие импульса сдвига на выводе 270. При появлении сдвигового импульса 16 устройство 232 продвигается в состояние 262 и подает уровень двоичной "1" на вход (SE) разрешения сдвига сдвигового регистра 234. Это приводит к загрузке уровня двоичной "1" во второй каскад сдвигового регистра, в то время как каждый из каскадов 1, 3 и 4 сдвигового регистра загружены двоичным "0".

Пока устройство 232, задающее последовательность, находится в состоянии 256 в результате последовательной смены содержимого счетчика 220 после 15 импульсов сдвига, триггер 236.1 устанавливается на 1, что приводит к замене уровня на проводнике 226.1 с двоичной "1" на двоичный "0". Эта смена уровней происходит ввиду того, что на триггер 236.1 через схему И 238.1 подается состояние двоичной "1" первого каскада сдвигового регистра 234. При наличии на проводнике 226.1 уровня двоичного "0" схема И 224.1 запирается, и уровни двоичного "0" подаются на входы 228 линий 200.1 -200.15, что продолжается до момента появления следующего импульса сброса, генерируемого детектором 56.

Уровень двоичной "1" подается на вход 228 линии 200.16 задержки, пока на блок 206 управления не будет подан сдвиговый импульс 16, за которым следует синхроимпульс. Это происходит потому, что первый каскад сдвигового регистра 234 остается в состоянии двоичной "1" в течение всего интервала прохождения сдвиговых импульсов 1-15. Сдвиговый импульс 16 и следующий за ним синхроимпульс с генератора 208 вызывают смену состояния первого каскада сдвигового регистра 234 с двоичной "1" на двоичный "0". В это время второй каскад сдвигового регистра загружается двоичной "1", в то время как остальные каскады сдвигового регистра загружаются двоичным "0". Это приводит к переходу с двоичной "1" на двоичный "0" на отводе 228.16, в результате чего между выводами 212 и 210 включается линия 200.16 задержки. Общим временем задержки для импульсов с генератора 208 синхроимпульсов между выводами 212 и 210 становится суммарное время задержки линий 200.1 - 200.16. По завершении операции в состоянии 262 устройство 232, задающее последовательность, сбрасывается следующим синхроимпульсом, вырабатываемым генератором 208, в состояние 252 незанятости.

Следовательно, после подачи 16-го импульса сдвига на устройство 232, задающее последовательность, и счетчик 220, сопровождаемого следующим синхроимпульсом с генератора 208, на управляющие отводы 228 линий 200.1 -200.16 задержки подаются уровни двоичного "0". В это время уровни двоичной "1" подаются триггерами 236.2 - 236.4 на схемы И 224.2 - 224.4 соответственно и счетчиком 220 на выводы 221.1 - 221.15. Таким образом, уровни двоичной "1" подаются на входы 228 линий 200.17 - 200.64 задержки, кроме линий 200.48 и 200.64, на которые подаются уровни двоичного "0".

В ответ на сдвиговые импульсы 17-64 точно так же функционируют и остальные линии 200.17 - 200.64 задержки, что продолжается до тех пор, пока на блок 206 управления не будет подан импульс сброса, вырабатываемый фазочувствительным детектором 56. Во многих случаях импульс сброса подается немного раньше момента изменения уровня на выводе 228 линии 200.64 задержки с двоичной "1" на двоичный "0". Время генерирования импульса сброса относительно изменения состояния конкретной линии 200 задержки произвольно и подвержено изменениям, что обусловлено производственными допусками, температурным воздействием и прилагаемым к линиям задержки напряжением. В любом случае общее время задержки линий 200.1 - 200.64, включенных каскадно, должно превышать интервал между соседними импульсами генератора 208 синхроимпульсов. При появлении генерируемого фазочувствительным детектором 56 импульса сброса счетчик 220, устройство 232, задающее последовательность, сдвиговый регистр 234 и триггеры 236.1 - 236.4 сбрасываются в исходное состояние, как это описано выше. При появлении нового импульса сдвига на выводе 270 задание последовательности возобновляется.

Несмотря на то, что выше описаны и проиллюстрированы конкретные варианты осуществления изобретения, понятно, что в него могут быть внесены различные изменения, не выходящие за рамки сущности и объема изобретения, определяемых прилагаемой формулой.

Формула изобретения

1. Способ сдвига фазы первого периодического колебания к одному значению, выбранному из как минимум нескольких различных дискретных значений, включающий в себя привнесение задержки на периодическое колебание, время которой определяется выбранным дискретным значением, с получением другого периодического колебания, которое сдвинуто по фазе относительно первого периодического колебания так, что при изменении выбранного значения изменяется привносимая задержка, отличающийся тем, что выбранное дискретное значение повторно устанавливается на начальное значение в ответ на первое периодическое колебание, которое сдвигается указанной задержкой на целое число, кратное примерно одному циклу первого периодического колебания.

2. Способ по п.1, отличающийся тем, что указанное значение равно нулю.

3. Способ по любому из предыдущих пунктов, отличающийся тем, что выбранное дискретное значение получается путем преобразования значения, представляющего требуемую задержку по фазе периодических колебаний, в сигнал, имеющий как минимум несколько дискретных значений, меняющихся как функция времени, и приращения дискретного значения сигнала с определенной скоростью для каждой единицы требуемого изменения фазовой задержки в цикле периодических колебаний, причем привносимая задержка устанавливается как минимум несколькими дискретными временами задержки для периодических колебаний, выбора одного из этих как минимум нескольких дискретных времен задержки периодических колебаний в ответ на дискретное значение сигнала так, что существует соответствие между дискретными временами задержки, которым подвергаются периодические колебания, и изменяющимися значениями дискретного сигнала, задержки периодических колебаний посредством выбранного дискретного времени задержки для получения периодических колебаний, подверженных задержке, и возврат путем возврата дискретного значения сигнала на заданное значение в ответ на фазу задержанных периодических колебаний, меняющуюся на приблизительно целое, кратное 360^o фазы периодических колебаний.

4. Способ по любому из предыдущих пунктов, отличающийся тем, что периодические колебания представляют собой последовательность синхросигналов, имеющую заданную фиксированную частоту, причем сдвинутые по фазе периодические колебания являются выходными колебаниями, а способ включает в себя получение цифрового сигнала управления, имеющего значение, изменяющееся в ответ на относительную фазу входного сигнала с постоянной фазой и выходные колебания, создание в последовательности синхросигналов как минимум нескольких дискретных задержек так, чтобы было получено как минимум несколько колебаний с отличающимися временными положениями, являющимися копиями последовательности синхросигналов, причем задержка привносится путем выбора одного из колебаний, имеющего отличающиеся временные положения в ответ на значения цифрового сигнала управления для получения выходных колебаний, а также возврат, вызывающий возврат значения цифрового сигнала управления на его заранее установленное начальное значение каждый раз, когда выходные колебания меняют фазу относительно последовательности синхросигналов на приблизительно 360^o из-за изменения опережения-отставания в фазовом соотношении выходных колебаний и последовательности синхросигналов.

5. Способ по п.6, отличающийся тем, что выходные колебания и входной сигнал таковы, что значение цифрового сигнала управления монотонно меняется между возвратами.

6. Способ по любому из предыдущих пунктов, отличающийся тем, что привносимая задержка осуществляется посредством наложения периодических колебаний на как минимум несколько каскадных элементов задержки, имеющих дискретные времена задержки, причем дискретные значения изменяют количество каскадных элементов задержки, соединенных с периодическими колебаниями, так, что при изменении значения сигнала каскадные элементы задержки привносятся к периодическим колебаниям и удаляются от них.

7. Способ по любому из предыдущих пунктов, отличающийся тем, что периодические колебания представляют собой синхросигналы и способ создает фазовую автоматическую подстройку частоты между входом с постоянной частотой и синхросигналами, которые имеют частоту, немного отличную от постоянной частоты, при этом способ дополнительно включает в себя осуществление выборок амплитуды на входе с частотой, получающейся от синхросигналов со сдвинутой фазой, в ответ на прошедшую выборку амплитуду для получения первого обозначения, имеющего значение, равное ошибке в частоте между частотой выборки и входом с постоянной частотой, интегрирование первого обозначения для получения второго обозначения, имеющего значение, соразмерное с фазовым сдвигом, который нужно наложить на синхросигналы, причем наложенный фазовый сдвиг сдвигает частоту синхросигналов, а соседние из этих значений фазовых сдвигов отстоят друг от друга приблизительно на равные расстояния, причем задержка, привнесенная на синхросигналы, длится время, прямо пропорциональное одному выбранному из дискретных значений, для получения синхросигналов со сдвигом по частоте.

8. Способ по п.7, отличающийся тем, что задержка привносится путем получения как минимум нескольких копий синхросигналов, так что смежные копии k задержаны по времени относительно друг друга приблизительно на одну и ту же величину, и выбора копии, сдвинутой по фазе от синхросигналов на величину, определяемую значением второго обозначения.

9. Устройство для сдвига фазы периодического колебания в соответствии с сигналом управления, представляющим фазовое изменение, которому надлежит подвергнуть периодическое колебание, содержащее схему, реагирующую на периодическое колебание для получения как минимум нескольких копий периодического колебания, причем эти копии имеют различное по отношению друг к другу время задержки, устройство, реагирующее на сигнал изменения фазы для подачи одной выбранной из копий в первый выход как функцию значения сигнала управления, отличающееся тем, что оно включает в себя устройство для возврата сигнала управления к заданному значению, когда копия на выходе сдвинулась на целое число, кратное примерно одному циклу периодического колебания.

10. Устройство по п.9, отличающееся тем, что сигналом, представляющим изменение в фазе, является сигнал фазовой коррекции, вырабатываемый в соответствии с сигналом, представляющим, по существу, постоянную частотную погрешность между копией на выходе и опорной частотой, причем заданное значение сигнала управления установлено на значении, связанном с фазовой задержкой 0^o для периодических колебаний, когда фаза копии на выходе отличается примерно на P · 360^o от фазы периодических колебаний после подачи на первый выход, где P - целое число.

11. Устройство по п.9 или 10, отличающееся тем, что устройство для возврата имеет конечное время задержки на прохождение и содержит устройство для обнаружения одновременных активных переходов в выбранной копии на выходе копии синхросигнала, подвергнутой задержке на время прохождения сигнала.

12. Устройство по любому из пп.9 -11, отличающееся тем, что схема содержит как минимум несколько элементов задержки, имеющих дискретные времена задержки, и кроме того устройство управления, реагирующее на сигнал управления для регулирования соединениями элементов задержки между выходом источника колебаний и первым выходом так, что когда значение сигнала управления меняется, имеются соответствующие изменения во времени задержки, установленной элементами задержки, в периодические колебания между выходом источника колебаний и первым выходом, причем элементы задержки каскадно соединены друг с другом, устройство управления реагирует на значение сигнала управления для эффективного регулирования количества элементов задержки, каскадно соединенных между выходом источника и другим выходом так, что при изменении значения сигнала управления имеются соответствующие изменения количества элементов задержки, эффективно каскадно соединенных между выходом, причем устройство управления выбирает выход одного из элементов задержки и соединяет с ним первый выходной терминал.

13. Устройство по п.12, отличающееся тем, что устройство управления содержит мультиплексор, имеющий первый входной терминал, реагирующий на сигнал управления для выбора вывода одного из элементов задержки и ввода его в другой выход, причем мультиплексор имеет 1,2,..,N терминалов ввода сигнала, соответственно реагирующих на 1,2,..,N задержанных копий колебаний на выход элементов задержки 1,2, . .,N, время задержки задержанной копии на входном терминале k превышает время задержки задержанных копий на входных терминалах 1,2, ...,(k-1), где k соответственно каждое из 2...N, причем сигнал управления, на который реагирует мультиплексор, - это цифровой циклически кодированный сигнал на М битов, имеющий значение, указывающее фазовый сдвиг, который нужно внести между выходом источника колебаний и другим выходом, причем другой выход представляет собой выход мультиплексора, причем мультиплексор содержит N-1 логических схем, каждая из которых имеет: (а) первый и второй сигнальные входы, (б) сигнальный выход и (в) управляющий вход, реагирующий на бит циклически кодированного сигнала, для направления сигнала на одном из двух сигнальных входов к сигнальному выходу в функции значения бита на управляющем входе, причем сигнальные выходы и сигнальные входы логических схем соединены друг с другом, к входным терминалам мультиплексора и к выходу мультиплексора, а управляющие входы логических схем соединены так, что при подаче на них М битов цифрового циклически кодированного сигнала в М бит с изменением значения циклического сигнала с i на (I+1) по основанию 10, сигнал на входном терминале i мультиплексора меняется на сигнал у входного терминала (I+1) мультиплексора, где i - каждое выбрано из 0,1,2...(N-2).

14. Устройство по любому из пп.9 - 11, отличающееся тем, что сдвиг фазы осуществляется между выходом источника колебаний и первым выходом, причем схема включает как минимум несколько линий задержки 1,2,...,N, имеющих дискретное время задержки, устройства управления, реагирующие на значения сигнала управления для управления подключением линий задержки между выходом источника колебаний и другим выходом, в результате чего при изменении значения сигнала управления во время задержки, привносимом линиями задержки в периодические колебания, между выходом источника колебаний и первым выходом вносятся соответствующие изменения, причем линии задержки соединены каскадно друг с другом, устройства управления реагируют на значение сигнала управления для эффективного регулирования количества линий задержки, каскадно соединенных между выходом источника и первым выходом так, что при изменении значения сигнала управления вносятся соответствующие изменения количества линий, эффективно каскадно соединенных между другим выходом и выходами линий задержки 1,2, . .., N, причем линия задержки 1 соединена так, что ее выход соединен с первым выходом без соединений через любую другую из N линий задержки, устройства управления регулируют соединения между входом и выходами линий задержки и между выходом источника и входным терминалом линии задержки 1, в результате чего в ответ на сигнал управления со значением, осуществляющим команду в отношении линий к другим шрифтам из указанных линий задержки, подлежащих каскадному включению между выходом источника и первым выходом, входной терминал линии задержки k соединяется с выходом источника без соединений через любую другую из N линий задержки, и выходом линии задержки j соединяется с входным терминалом линии задержки (j-1), где k выбрано из любого целого числа между 2 и N и j - это выбранное целое число между 2 и k.

15. Устройство по п.14, отличающееся тем, что устройства управления обеспечивают замыкание цепи между линиями задержки k и k-1 до момента размыкания цепи между входом линии задержки k-1 и терминалом источника колебаний в ответ на количество линий задержки, вставленных между выходом источника и другим выходом и меняющихся от k до (k-1).

16. Устройство по любому из пп.9 - 15, отличающееся тем, что оно введено в состав схемы фазовой автоматической подстройки частоты, содержащей аналого-цифровой преобразователь, на который подается информация, представленная рядом битов, причем как минимум часть информации имеет тенденцию ухудшать качество, и который выдает многоразрядный цифровой сигнал, представляющий амплитуду информационного сигнала в соответствии с волновым цугом дискретизации, вырабатываемым в ответ на сдвинутые периодические колебания на первом выходном терминале и соединенные с преобразователем устройства, предназначенные для получения сигналов, представляющих в частоте и фазе между информационным сигналом и сдвинутыми периодическими колебаниями на первом выходе, причем получаемый сигнал фазовой коррекции регулируется сигналом управления.

17. Устройство по любому из пп.9 - 16, отличающееся тем, что первый выход, частота периодических колебаний и значение сигнала управления таковы, что количество эффективных линий задержки между выходом источника и первым выходным терминалом всегда меняется монотонно как функция времени.

18. Устройство по любому из пп.9 - 17, отличающееся тем, что оно введено в состав перестраиваемого генератора и дополнительно содержит средство получения сигнала для управления, причем значение сигнала, получаемого источником команд, равно 0 для выхода постоянной частоты генератора на первом выходе и не равно 0 для изменений в выходной частоте генератора, и устройство для интегрирования значения, полученного средством получения сигнала, для управления временем задержки, вносимой линиями задержки в периодические колебания.

19. Устройство по п.14, отличающееся тем, что устройство управления разделяет N линий задержки на множественные группы и монотонно изменяет значения k от 1 до P для первой группы, содержащей P из N линий, в течение первого интервала времени, и затем монотонно изменяет значение k от 1 до Q для второй группы, содержащей Q линий, в течение второго интервала времени, где P и Q - целые числа меньше N.

20. Устройство по п.19, отличающееся тем, что устройство управления содержит счетчик, имеющий P состояний, которые последовательно меняются от 1 до P, и устройство связи для подачи сигналов управления, указывающих, в каком из P состояний находится содержимое счетчика, от счетчика к первой группе P линий задержки в течение первого интервала времени и для подачи сигналов управления, указывающих, в каком из Q состояний находится содержимое счетчика, от счетчика к второй группе Q линий в течение второго интервала времени, где Q не больше P.

21. Устройство по любому из пп.9 - 20, отличающееся тем, что сигнал управления представляет собой частотную коррекцию, которой нужно подвергнуть периодические колебания, а устройство управления реагирует на сигнал частотной коррекции для направления периодических колебаний, задержанных на дискретные периоды времени, на первый выход, в результате чего, если значение сигнала частотной коррекции не равно нулю, в дискретные периоды временных задержек периодических колебаний на первом выходном терминале вносятся соответствующие изменения, а если значение сигнала частотной коррекции равно нулю, фаза задержанных периодических колебаний на первом выходе не меняется и подвержена всем дискретным временным задержкам, причем сигнал частотной коррекции весьма мал, в результате чего изменение фазы задержанных периодических колебаний на первом выходе относительно периодических колебаний при наложении на схему задержки происходит через множество циклов периодических колебаний.

22. Устройство по любому из пп.9 - 21, отличающееся тем, что схема, будучи переключенной в ответ на сигнал управления изменения фазы, может выдавать кратковременную импульсную помеху на другом выходе и подсоединена к другому выходу для предотвращения появления кратковременных импульсных помех на другом выходе.

23. Устройство по любому из пп.9 - 22, отличающееся тем, что сигнал управления установлен на заданное значение путем регистрации изменения опережения-запаздывания в фазовом соотношении выбранной копии и периодических колебаний.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6