Цифровой радиопеленгатор

 

Изобретения объединены единым изобретательским замыслом, относятся к области радиотехники и могут использоваться в радионавигации и при контроле за использованием диапазона частот, в частности при пеленговании, а также в системах радиосвязи с пространственной обработкой радиосигналов. Целью изобретений и достигаемым техническим результатом является повышение точности пеленгования при отклонении параметров смеси интерферирующих сигналов и шума от модельных и идентификация полученных оценок углов прихода с интерферирующими сигналами. Дополнительной целью второго варианта устройства является повышение точности пеленгования коррелированных сигналов за счет временного усреднения кумулянтных матриц и измерения углов места. Поставленная цель в первом варианте заявляемого устройства достигается тем, что в известный цифровой радиопеленгатор дополнительно введены первые и вторые накопители, блоки квадратурного преобразования и элементы задержки, блок кумулянтной матрицы, блок фаз и блок дискриминации. Антенный блок включает две антенны, а два азимутальных и два сигнальных выхода блока дискриминации являются соответствующими выходами устройства. В предлагаемом устройстве изменен способ получения информации об углах прихода. Пеленгование двух сигналов при помощи двухэлементной антенны обеспечивается формированием матрицы из таких кумулянтных функций четвертого порядка, значения которых соответствуют значениям соответствующих элементов ковариационной матрицы линейной трехэлементной системы. 2 с. и 4 з.п.ф-лы, 25 ил.

Изобретения объединены единым изобретательским замыслом, относятся к области радиотехники и могут использоваться в радионавигации и при контроле за использованием диапазона частот, в частности при пеленговании источников радиоизлучений, а также в системах радиосвязи с пространственной обработкой радиосигналов.

Известен двухканальный автоматический радиопеленгатор с визуальным отсчетом пеленга [1] , содержащий антенный блок, радиоприемные устройства вертикального и горизонтального каналов, смесители и электронно-лучевую трубку. Данный радиопеленгатор обеспечивает раздельное пеленгование сигналов, отличающихся по частоте и попадающих в полосу пропускания приемников. Однако данный пеленгатор имеет низкую точность пеленгования, что обусловлено значительным уровнем станционных помех и не позволяет идентифицировать измеренные пеленги с интерферирующими сигналами.

Известен цифровой пеленгаторный радиоприемник [2], содержащий антенный блок, два широкополосных усилителя, два аналого-цифровых преобразователя, два анализатора амплитудного спектра и блок вычисления пеленгов. Данное устройство позволяет определять пеленг при более низком отношении сигнал/шум, в том числе сигналов, частично перекрывающихся по частоте. Однако этот пеленгаторный приемник имеет низкую точность пеленгования, что обусловлено дискретным характером оценок спектров сигналов, влиянием эффекта "перетекания" энергии составляющих спектра, высоким уровнем станционных помех и не позволяет идентифицировать измеренные пеленги с интерферирующими сигналами.

Известен также ВЧ пеленгатор [3], содержащий антенный блок, антенный коммутатор, последовательно соединенные первый радиоприемник, первый аналого-цифровой преобразователь и первый цифровой фильтр, последовательно соединенные опорную антенну, второй радиоприемник, второй аналого-цифровой преобразователь и второй цифровой фильтр, генератор опроса антенн и блок вычисления пеленгов. Данный ВЧ пеленгатор использует эффект Доплера, что упрощает блок вычисления пеленга. При пеленговании узкополосных сигналов с известной структурой пеленгатор на основе эффекта Доплера обеспечивает высокую точность пеленгования при наличии станционных (соканальных) помех. Однако на практике нередко возникает необходимость пеленговать модулированные радиосигналы, занимающие определенную полосу частот и имеющих, в общем случае, непрерывный спектр. Структура таких сигналов, как правило, неизвестна. При их пеленговании известный ВЧ радиопеленгатор не обеспечивает высокую точность пеленгования, что обусловлено отсутствием информации о структуре полезного сигнала, количестве мешающих сигналов, наличии интерференционных явлений в пределах апертуры антенной системы и соотношении мощностей полезного и мешающих сигналов, что определяет увеличение ошибки измерения пеленга и не позволяет идентифицировать измеренные пеленги с интерферирующими сигналами.

Наиболее близким по своей сущности к заявляемому цифровому радиопеленгатору является цифровой радиопеленгатор [4] , содержащий антенный блок, включающий первую, вторую и третью антенны, соединенные с сигнальными входами соответственно первого, второго и третьего радиоприемников, гетеродинные входы которых соединены с гетеродинным выходом блока опорных частот, а выходы подключены к сигнальным входам соответственно первого, второго и третьего аналого-цифровых преобразователей, тактовые входы которых соединены с выходом тактовой частоты блока опорных частот, а выходы подключены соответственно к первому, второму и третьему сигнальным входам блока управления, счетный вход которого соединен с синхронизирующим выходом первого буферного накопителя, установочный вход блока управления подключен к установочному выходу блока весовых коэффициентов, первый управляющий выход соединен с управляющими входами блока весовой обработки, блока ковариационной матрицы и блока весовых коэффициентов, а выход "Разрешение" подключен к одноименному входу блока весовых коэффициентов, первый, второй и третий сигнальные выходы блока управления подключены к сигнальным входам соответствующих буферных накопителей, сигнальные выходы которых соединены с сигнальными входами соответственно первого, второго и третьего блоков дискретного преобразования Фурье, сигнальные, синхронизирующие и тактовые выходы которых подключены соответственно к первым, вторым и третьим сигнальным, синхронизирующим и тактовым входам блока весовой обработки, первый, второй и третий сигнальные выходы которого подключены к соответствующим входам блока ковариационной матрицы, установочный вход которого соединен с установочным выходом блока весовых коэффициентов, а выходы соединены с входами блока матричной обработки, первый и второй выходы которого подключены к двум сигнальным входам блока вычисления пеленгов, три взвешивающих и четыре информационных входа которого соединены с соответствующими выходами блока весовых коэффициентов, синхронизирующий вход подключен к синхронизирующему выходу блока весовых коэффициентов, установочный вход блока вычисления пеленгов подключен к установочному выходу блока весовых коэффициентов, тактовый вход которого соединен с тактовым выходом блока опорной частоты, причем выход блока вычисления пеленгов является выходом цифрового радиопеленгатора.

Этот цифровой радиопеленгатор работает на основе метода MUSIC и обеспечивает высокую точность измерения углов прихода двух сигналов, в том числе и при двухлучевом распространении радиоволн либо, в условиях однолучевого распространения радиоволн, при наличии соканальной помехи.

Однако прототип не обеспечивает возможность получения даже приблизительных оценок углов прихода при интерференции более чем двух сигналов, в условиях односигнального воздействия при отличии параметров шума от модельных предположений (шум - пространственно белый), прототип не обеспечивает высокой точности пеленгования. Кроме того, прототип не позволяет идентифицировать полученные оценки углов прихода и интерферирующих сигналов.

Целью изобретений является обеспечение возможности оценивания углов прихода по меньшей мере одного сигнала при интерференции более чем двух сигналов без увеличения количества антенных элементов, повышение точности пеленгования при отклонении параметров шума от модельных и идентификация полученных оценок углов прихода и интерферирующих сигналов. Кроме того, дополнительной целью второго варианта устройства является обеспечение возможности функционирования пеленгатора при интерференции частично коррелированных сигналов и устранение ошибок оценивания азимута пространственных радиоволн за счет измерения углов места.

Поставленная цель в первом варианте заявляемого цифрового радиопеленгатора достигается тем, что в известный цифровой радиопеленгатор, содержащий антенный блок, первый и второй выходы которого соединены с сигнальными входами соответственно первого и второго радиоприемников, гетеродинные входы которых подключены к гетеродинному выходу блока опорных частот, а выходы соединены с сигнальными входами соответственно первого и второго аналого-цифровых преобразователей, тактовые входы которых подключены к тактовому выходу блока опорных частот, а выходы соединены соответственно с первым и вторым сигнальными входами блока управления, и блок матричной обработки, дополнительно введены первый и второй накопители, первый и второй блоки квадратурного преобразования, блок кумулянтной матрицы, блок фаз, первый и второй элементы задержки и блок дискриминации. Выход кода частоты второго радиоприемника соединен с одноименным входом блока дискриминации. Первый и второй сигнальные выходы блока управления соединены с сигнальными входами соответственно первого и второго накопителей. Счетный вход блока управления подключен к тактовому выходу блока опорных частот, кадровый выход блока управления соединен с кадровыми входами первых и вторых накопителей, установочный выход соединен с установочным входом блока кумулянтной матрицы, выход "База" подключен к одноименному входу блока дискриминации, а выход "Количество" подключен к одноименным входам первого и второго блоков квадратурного преобразования и блока кумулянтной матрицы. Выходы первого и второго накопителей соединены с сигнальными входами соответственно первого и второго блоков квадратурного преобразования, сигнальные выходы которых соединены соответственно с первым и вторым сигнальными входами блока кумулянтной матрицы и входами первого и второго элементов задержки. Выходы первого и второго элементов задержки соединены с соответствующими сигнальными входами блока дискриминации. Синхронизирующий выход первого блока квадратурного преобразования подключен к синхронизирующему входу блока кумулянтной матрицы, девять выходов которого подключены к соответствующим входам блока матричной обработки, первый и второй выходы которого подключены соответственно к первому и второму входам блока фаз. Первый и второй выходы блока фаз соединены с первым и вторым фазовыми входами блока дискриминации. Тактовые входы первых и вторых накопителей и блоков квадратурного преобразования и блока кумулянтной матрицы подключены к выходу тактовой частоты блока опорных частот. Попарно сгруппированные первые и вторые сигнальный и азимутальный выходы которого являются соответствующими выходами цифрового радиопеленгатора.

Блок кумулянтной матрицы предназначен для расчета по реализациям сигналов, принимаемых двухэлементной антенной таких кумулянтных функций 4-го порядка, значения которых с точностью до постоянного коэффициента совпадают со значениями соответствующих элементов ковариационной матрицы трехэлементной антенной системы. Он включает первый, второй, третий, четвертый и пятый инверторы мнимой части, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элементы задержки и первый, второй, третий, четвертый, пятый и шестой кумулянтные блоки. Входы первого и второго элементов задержки соединены с входами соответственно первого и второго инверторов мнимой части, являющихся соответственно первым и вторым сигнальными входами блока кумулянтной матрицы. Выход первого инвертора мнимой части подключен к первым и третьим сигнальным входам первого, второго и третьего кумулянтных блоков и к первым сигнальным входам четвертого и пятого кумулянтных блоков. Выход первого элемента задержки подключен ко вторым сигнальным входам первого, второго и четвертого кумулянтных блоков и к четвертому сигнальному входу первого кумулянтного блока. Выход второго инвертора мнимой части соединен с третьими сигнальными входами четвертого, пятого и шестого кумулянтных блоков и с первым сигнальным входом шестого кумулянтного блока. Выход второго элемента задержки подключен к четвертым сигнальным входам второго, третьего, четвертого, пятого и шестого кумулянтных блоков и ко вторым сигнальным входам третьего, пятого и шестого кумулянтных блоков. Тактовые входы первого, второго, третьего, четвертого и пятого кумулянтных блоков соединены с тактовым входом шестого кумулянтного блока, являющегося тактовым входом блока кумулянтной матрицы. Входы "Количество" первого, второго, третьего, четвертого и пятого кумулянтных блоков соединены с входом "Количество" шестого кумулянтного блока, являющегося входом "Количество" блока кумулянтной матрицы. Установочные входы первого, второго, третьего, четвертого и пятого кумулянтных блоков соединены с установочным входом шестого кумулянтного блока, являющегося установочным входом блока кумулянтной матрицы. Синхронизирующие входы второго, третьего, четвертого, пятого и шестого кумулянтных блоков соединены с синхронизирующим входом первого кумулянтного блока, являющегося синхронизирующим входом блока кумулянтной матрицы. Выход первого кумулянтного блока подключен к входу третьего элемента задержки. Выход второго кумулянтного блока соединен с входами четвертого элемента задержки и третьего инвертора мнимой части. Выход третьего кумулянтного блока соединен с входами пятого элемента задержки и четвертого инвертора мнимой части. Выход четвертого кумулянтного блока соединен с входом шестого элемента задержки. Выход пятого кумулянтного блока соединен с входами седьмого элемента задержки и пятого инвертора мнимой части. Выход шестого кумулянтного блока соединен с входом восьмого элемента задержки. Выходы третьего элемента задержки, четвертого элемента задержки, третьего инвертора мнимой части, пятого элемента задержки, четвертого инвертора мнимой части, шестого и седьмого элементов задержки, пятого инвертора мнимой части и восьмого элемента задержки являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым выходами блока кумулянтной матрицы.

Поставленная цель в первом варианте заявляемого цифрового радиопеленгатора достигается тем, что в известный цифровой радиопеленгатор, содержащий антенный блок, первый, второй и третий выходы которого соединены с сигнальными входами соответственно первого, второго и третьего радиоприемников, гетеродинные входы которых подключены к гетеродинному выходу блока опорных частот, а выходы соединены с сигнальными входами соответственно первого, второго и третьего аналого-цифровых преобразователей, тактовые входы которых подключены к тактовому выходу блока опорных частот, а выходы соединены соответственно с первым, вторым и третьим сигнальными входами блока управления, первый, второй и третий буферные накопители и блок матричной обработки, дополнительно введены первый, второй и третий накопители, первый, второй и третий блоки квадратурного преобразования, блок кумулянтной матрицы, сумматор-накопитель скользящего окна, блок фаз и блок дискриминации. Выход кода частоты третьего радиоприемника соединен с одноименным входом блока дискриминации. Счетный вход блока управления подключен к тактовому выходу блока опорных частот, кадровый выход блока управления соединен с кадровыми входами первого, второго и третьего накопителей, его установочный выход соединен с одноименными входами блока кумулянтной матрицы, сумматора-накопителя скользящего окна и первого, второго и третьего буферных накопителей, выход блока управления "База" подключен к одноименному входу блока дискриминации, выход "Количество" подключен к одноименным входам первого, второго и третьего блоков квадратурного преобразования и блока кумулянтной матрицы, а выход "Длина окна" подключен к одноименным входам сумматора-накопителя скользящего окна и первого, второго и третьего буферных накопителей. Первый, второй и третий сигнальные выходы блока управления соединены с сигнальными входами соответственно первого, второго и третьего накопителей, выходы которых соединены с сигнальными входами соответственно первого, второго и третьего блоков квадратурного преобразования, сигнальные выходы которых соединены соответственно с первыми, вторыми и третьими сигнальными входами блоков кумулянтной матрицы и первого, второго и третьего буферных накопителей. Синхронизирующий выход первого блока квадратурного преобразования подключен к одноименным входам сумматора-накопителя скользящего окна, первого, второго и третьего буферных накопителей и блока кумулянтной матрицы. Девять выходов блока кумулянтной матрицы подключены к соответствующим девяти входам сумматора-накопителя скользящего окна, девять выходов которого соединены соответственно с девятью сигнальными входами блока матричной обработки. Первый выход блока матричной обработки соединен шиной комплексных данных с первым входом собственного вектора блока дискриминации и с первым и вторым входами блока фаз, причем к первому входу блока фаз подключена часть шины комплексных данных, по которой передается действительная часть комплексного числа, а ко второму его входу подключена часть шины данных, по которой передается мнимая часть комплексного числа. Второй выход блока матричной обработки соединен шиной комплексных данных со вторым входом собственного вектора блока дискриминации и с третьим и четвертым входами блока фаз, причем к третьему входу блока фаз подключена часть шины комплексных данных, по которой передается действительная часть комплексного числа, а к четвертому его входу подключена часть шины данных, по которой передается мнимая часть комплексного числа. Первый и второй выходы "Север-юг" блока фаз соединены с первым и вторым одноименными входами блока дискриминации, первый и второй выходы "Восток-запад" блока фаз соединены с первым и вторым одноименными входами блока дискриминации. Выходы первого, второго и третьего буферных накопителей подключены к соответствующим сигнальным входам блока дискриминации. Тактовые входы первых, вторых и третьих накопителей, блоков квадратурного преобразования и буферных накопителей, кумулянтной матрицы и сумматора-накопителя скользящего окна подключены к выходу тактовой частоты блока опорных частот. Сгруппированные по три первые и вторые сигнальный, азимутальный и угломестные выходы блока дискриминации являются соответствующими выходами цифрового радиопеленгатора.

Блок кумулянтной матрицы предназначен для расчета по реализациям сигналов, принимаемых трехэлементной антенной таких кумулянтных функций 4-го порядка, значения которых с точностью до постоянного коэффициента совпадают со значениями соответствующих элементов ковариационной матрицы трехэлементной антенной системы. Блок кумулянтной матрицы состоит из первого, второго, третьего, четвертого, пятого и шестого инверторов мнимой части, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого элементов задержки и первого, второго, третьего, четвертого, пятого и шестого кумулянтных блоков. Входы первого, второго и третьего элементов задержки соединены с входами соответственно первого, второго и третьего инверторов мнимой части, являющихся соответственно первым, вторым и третьим сигнальными входами блока кумулянтной матрицы. Выход первого инвертора мнимой части соединен с первыми сигнальными входами первого, второго, третьего, четвертого, пятого и шестого кумулянтных блоков и с третьими сигнальными входами первого, второго и третьего кумулянтных блоков. Выход первого элемента задержки подключен ко вторым сигнальным входам первого, второго, третьего, четвертого, пятого и шестого кумулянтных блоков и к четвертому сигнальному входу первого кумулянтного блока. Выход второго инвертора мнимой части соединен с третьими сигнальными входами четвертого и пятого кумулянтных блоков, а выход второго элемента задержки подключен к четвертым сигнальным входам второго и четвертого кумулянтных блоков. Выход третьего инвертора мнимой части соединен с третьим сигнальным входом шестого кумулянтного блока, а выход третьего элемента задержки подключен к четвертым сигнальным входам третьего, пятого и шестого кумулянтных блоков. Тактовые входы первого, второго, третьего, четвертого и пятого кумулянтных блоков соединены с тактовым входом шестого кумулянтного блока, являющегося тактовым входом блока кумулянтной матрицы, их входы "Количество" соединены с одноименным входом шестого кумулянтного блока, являющегося входом "Количество" блока кумулянтной матрицы, а установочные входы соединены с установочным входом шестого кумулянтного блока, являющегося установочным входом блока кумулянтной матрицы, синхронизирующие входы второго, третьего, четвертого, пятого и шестого кумулянтных блоков подключены к синхронизирующему входу первого кумулянтного блока, являющегося синхронизирующим входом блока кумулянтной матрицы. Выход первого кумулянтного блока соединен с входом четвертого элемента задержки, выход второго кумулянтного блока подключен к входам пятого элемента задержки и четвертого инвертора мнимой части, выход третьего кумулянтного блока соединен с входами шестого элемента задержки и пятого инвертора мнимой части, выход четвертого кумулянтного блока подключен к входу седьмого элемента задержки, выход пятого кумулянтного блока соединен с входами восьмого элемента задержки и шестого инвертора мнимой части, а выход шестого кумулянтного блока подключен к входу девятого элемента задержки. Выходы четвертого элемента задержки, пятого элемента задержки, четвертого инвертора мнимой части, шестого элемента задержки, пятого инвертора мнимой части, седьмого и восьмого элементов задержки, шестого инвертора мнимой части и девятого элемента задержки являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым выходами блока кумулянтной матрицы.

Блок фаз предназначен для расчета пространственной разности фаз одного или двух сигналов, имеющих разные азимуты и углы места, принимаемых трехэлементной антенной системой, элементы которой установлены в вершинах прямоугольного и, в общем случае, неравнобедренного треугольника. Он состоит из первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого вычитателей, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого сумматоров, первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого квадраторов, первого, второго, третьего, четвертого и пятого умножителей на два, первого, второго, третьего и четвертого умножителей, первого и второго инкременторов, первого и второго декременторов, первого, второго, третьего и четвертого делителей и первого, второго, третьего и четвертого вычислителей арктангенса. Входы первых умножителя на два, квадратора и первый вход первого сумматора соединены с первым входом первого вычитателя, являющегося первым входом блока фаз. Первые входы вторых сумматора и вычитателя и вход второго умножителя на два подключены к входу второго квадратора, являющегося вторым входом блока фаз. Вторые входы первых вычитателя и сумматора и вход третьего умножителя на два соединены с входом третьего квадратора, являющегося третьим входом блока фаз. Вторые входы вторых вычитателя и сумматора и четвертого умножителя на два соединены с входом четвертого квадратора, являющегося четвертым входом блока фаз. Выход первого вычитателя подключен к входу пятого квадратора, выход которого соединен с первым входом первого умножителя, выход первого сумматора подключен к входу шестого квадратора, его выход соединен со вторым входом первого умножителя, выход которого подключен к первому входу шестого сумматора. Выход второго вычитателя соединен с входом седьмого квадратора, выход которого подключен к первому входу второго умножителя, выход второго сумматора соединен с входом восьмого квадратора, выход которого подключен ко второму входу второго умножителя, выход которого соединен со вторым входом шестого сумматора, а его выход подключен к первому входу седьмого вычитателя. Выход первого квадратора соединен с первыми входами пятого вычитателя и третьего умножителя, выход второго квадратора подключен к первым входам третьего сумматора и четвертого вычитателя и ко второму входу третьего вычитателя. Выход четвертого квадратора соединен со вторыми входами третьего сумматора и четвертого вычитателя и с первым входом третьего вычитателя. Выход третьего вычитателя подключен к входам первых инкрементора и декрементора, выход четвертого вычитателя соединен с входом второго инкрементора. Выход первого инкрементора подключен ко второму входу третьего умножителя и к первому входу седьмого сумматора, а выход второго инкрементора соединен с первым входом четвертого умножителя, выход третьего квадратора подключен ко вторым входам пятого вычитателя и четвертого умножителя, а выходы третьего и четвертого умножителей соединены соответственно с первым и вторым входами четвертого сумматора. Выход четвертого сумматора подключен ко второму входу пятого сумматора. Выход третьего сумматора соединен с первым входом пятого сумматора, выход которого подключен к входу пятого умножителя на два. Выход пятого умножителя на два через второй декрементор подключен ко второму входу седьмого вычитателя, выход которого соединен с входом вычислителя квадратного корня, а его выход подключен ко вторым входам десятого и одиннадцатого сумматоров и восьмого и девятого вычитателей. Выход второго умножителя на два соединен с первыми входами десятого сумматора и восьмого вычитателя, выход четвертого умножителя на два подключен к первым входам одиннадцатого сумматора и девятого вычитателя, выходы десятого и одиннадцатого сумматоров соединены с первыми входами соответственно первого и третьего делителей, а выходы восьмого и девятого вычитателей подключены к первым входам второго и четвертого делителей. Выход пятого вычитателя соединен со вторым входом седьмого и первым входом восьмого сумматоров, выход седьмого сумматора подключен к первому входу шестого вычитателя, второй вход которого соединен с выходом первого умножителя на два, а выход подключен ко вторым входам первого и второго делителей, второй вход восьмого сумматора соединен с выходом первого декрементора, выход восьмого сумматора подключен к первому входу девятого сумматора, второй вход которого соединен с выходом третьего умножителя на два, а выход девятого сумматора подключен ко вторым входам третьего и четвертого делителей. Выходы первого, второго, третьего и четвертого делителей соединены с входами соответственно первого, второго, третьего и четвертого вычислителей арктангенса, причем выходы первого и второго вычислителей арктангенса являются соответственно первым и вторым выходами "Север-юг" блока фаз, а выходы третьего и четвертого вычислителей арктангенса являются соответственно первым и вторым выходами "Восток-Запад" блока фаз.

Блок дискриминации предназначен для разделения двух сигналов, принимаемых трехэлементной антенной системой, элементы которой установлены в вершинах прямоугольного треугольника, и расчета их азимутов и углов места. Он состоит из первого и второго блоков векторного умножения, компаратора, коммутатора, первых, вторых, третьих и четвертых блоков весовых коэффициентов, делителей и вычитателей и первого и второго блоков углов. Первый фазовый вход первого блока углов и первый вход первого блока весовых коэффициентов, вторые входы второго и третьего блоков весовых коэффициентов, четвертый вход четвертого блока весовых коэффициентов и первый фазовый вход второго блока векторного умножения соединены с первым фазовым входом первого блока векторного умножения, являющегося первым входом "Север-юг" блока дискриминации. Первый информационный вход коммутатора подключен ко второму фазовому входу первого блока векторного умножения, являющегося первым входом "Восток-запад" блока дискриминации, а второй информационный вход коммутатора соединен со вторым фазовым входом второго блока векторного умножения, являющегося вторым входом "Восток-запад" блока дискриминации. Первый фазовый вход второго блока углов, второй вход первого блока весовых коэффициентов, третий вход второго блока весовых коэффициентов и первый вход третьего блока весовых коэффициентов подключены ко второму входу четвертого блока весовых коэффициентов, являющегося вторым входом "Восток-запад" блока дискриминации. Первый и второй входы собственного вектора второго блока векторного умножения соединены с первым и вторым входами собственного вектора первого блока векторного умножения, являющихся соответственно первым и вторым входами собственного вектора блока дискриминации. Выход первого блока векторного умножения соединен с первым входом компаратора, второй вход которого подключен к выходу второго блока векторного умножения, а выход компаратора соединен с управляющим входом коммутатора. Первый выход коммутатора соединен со вторым фазовым входом первого блока углов, третьим входом первого блока весовых коэффициентов, четвертыми входами второго и третьего блоков весовых коэффициентов и первым входом четвертого блока весовых коэффициентов. Второй выход коммутатора соединен со вторым фазовым входом второго блока углов, четвертым входом первого блока весовых коэффициентов, первым входом второго блока весовых коэффициентов, третьими входами третьего и четвертого блоков весовых коэффициентов. Вход "База" первого блока углов соединен с одноименным входом второго блока углов, являющегося входом "База" блока дискриминации. Вход "Частота" первого блока углов соединен с одноименным входом второго блока углов, являющегося входом "Частота" блока дискриминации. Выходы первого, второго, третьего и четвертого блоков весовых коэффициентов подключены ко вторым входам соответственно первого, второго, третьего и четвертого делителей. Первый вход третьего делителя соединен с первым входом первого делителя, являющегося вторым сигнальным входом блока дискриминации. Первый вход второго делителя соединен с первым входом четвертого делителя, являющегося третьим сигнальным входом блока дискриминации. Выходы первого, второго, третьего и четвертого делителей подключены ко вторым входам соответственно первого, второго, третьего и четвертого вычитателей. Первый вход третьего вычитателя соединен с первым входом первого вычитателя, являющегося первым сигнальным входом блока дискриминации. Выход первого вычитателя подключен к первому входу второго вычитателя, выход третьего вычитателя соединен с первым входом четвертого вычитателя. Выходы третьего и четвертого вычитателей являются соответственно первым и вторым сигнальными выходами блока дискриминации, а азимутальные и угломестные выходы первого и второго блоков углов являются соответственно первыми и вторыми азимутальными и угломестными выходами блока дискриминации.

Благодаря указанной совокупности признаков за счет введения новых блоков в первом варианте цифрового радиопеленгатора обеспечивается возможность измерения азимута в условиях интерференции двух сигналов, а при интерференции трех и более сигналов - возможность пеленгования наиболее мощного сигнала, повышается точность оценивания азимута при отклонении параметров шума и антенных элементов от модельных предположений и идентификация получаемых оценок углов прихода и принимаемых сигналов.

Благодаря указанной совокупности признаков за счет введения новых блоков во втором варианте цифрового радиопеленгатора дополнительно обеспечивается возможность пеленгования частично коррелированных радиосигналов и устранения ошибок измерения азимута при приеме пространственных радиоволн за счет измерения угла места.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленных технических решений, отсутствуют, что указывает на их соответствие уровню патентоспособности "новизна". Результаты поиска известных технических решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленных устройств показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленных изобретений на достижение указанного технического результата. Следовательно, заявленные изобретения соответствуют условию патентоспособности "изобретательский уровень".

Заявленные устройства поясняются чертежами, на которых показаны: на фиг. 1 - структурная схема цифрового радиопеленгатора (варианты). Вариант I; на фиг. 2 - структурная схема блока управления (варианты). Вариант I; на фиг. 3 - структурная схема блока квадратурного преобразования; на фиг. 4 - структурная схема накопителя; на фиг. 5 - структурная схема блока кумулянтной матрицы (варианты). Вариант I; на фиг. 6 - структурная схема кумулянтного блока; на фиг. 7 - структурная схема усреднителя; на фиг. 8 - структурная схема блока фаз (варианты). Вариант I; на фиг. 9 - структурная схема блока дискриминации (варианты). Вариант I;
на фиг. 10 - структурная схема цифрового радиопеленгатора (варианты). Вариант II;
на фиг. 11 - структурная схема блока управления (варианты). Вариант II;
на фиг. 12 - структурная схема блока кумулянтной матрицы (варианты). Вариант II;
на фиг. 13 - структурная схема сумматора-накопителя скользящего окна;
на фиг. 14 - структурная схема ОЗУ с параллельным считыванием;
на фиг. 15 - структурная схема блока фаз (варианты). Вариант II;
на фиг. 16 - структурная схема буферного накопителя;
на фиг. 17 - структурная схема ОЗУ с последовательным считыванием;
на фиг. 18 - структурная схема блока дискриминации (варианты). Вариант II;
на фиг. 19 - структурная схема блока векторного умножения;
на фиг. 20 - структурная схема блока весового коэффициента;
на фиг. 21 - структурная схема блока углов;
на фиг. 22 - пример реализации коммутатора;
на фиг. 23 - пример реализации делителя мнимой части комплексного числа на его действительную с обратным знаком;
на фиг. 24 - пример вычислителя арккосинуса;
на фиг. 25 - пример реализации вычислителя комплексной экспоненты.

Заявленный цифровой радиопеленгатор (Вариант I), представленный на фиг. 1, состоит из антенного блока 1, включающего две антенны, обладающие в общем случае разными диаграммами направленности, разнесенные на расстояние d[м], определяющее диапазон длин волн пеленгатора, как λ[м]=2d[м], первого и второго радиоприемников 2₁ и 2₂, первого и второго аналого-цифровых преобразователей (АЦП) 3₁ и 3₂, блока управления (БУ) 4, первого и второго накопителей (Н) 5₁ и 5₂, первого и второго блоков квадратурного преобразования (БКП) 6₁ и 6₂, блока кумулянтной матрицы (БКМ) 7, блока матричной обработки (БМО) 8, блока фаз (БФ) 9, первого и второго элементов задержки (ЭЗ) 10 и 11, блока дискриминации (БД) 12 и блока опорных частот (БОЧ) 13. Сигнальные входы первого и второго радиоприемников 2₁ и 2₂ подключены к соответствующим антеннам антенного блока 1, их гетеродинные входы подключены к гетеродинному выходу БОЧ 11, выход кода частоты второго радиоприемника 2₂ соединен с одноименным входом БД 10, а сигнальные выходы обоих радиоприемников соединены соответственно с сигнальными входами первого и второго АЦП 3₁ и 3₂. Тактовые входы АЦП 3₁ и 3₂, Н 5₁ и 5₂, БКП 6₁ и 6₂, БКМ 7 и счетный вход БУ 4 подключены к выходу тактовой частоты БОЧ 11, а сигнальные выходы АЦП 3₁ и 3₂ соединены с соответствующими сигнальными входами БУ 4. Установочный выход БУ 4 соединен с одноименным входом БКМ 7. Выход "Количество" БУ 4 подключен к одноименным входам первого и второго БКП 6₁ и 6₂ и БКМ 7, а выход "База" соединен с одноименным входом БД 10. Кадровый выход БУ 4 подключен к кадровым входам первых и вторых Н 5₁ и 5₂. Первый и второй сигнальные выходы БУ 4 подключены к входам соответствующих Н 5₁ и 5₂. Выходы первого и второго Н 5₁ и 5₂ соединены с сигнальными входами первого и второго БКП 6₁ и 6₂. Сигнальные выходы первого и второго БКП 6₁ и 6₂ подключены к соответствующим входам первого и второго ЭЗ 10 и 11 и БКМ 7, синхронизирующий выход первого БКП 6₁ соединен с синхронизирующим входом БКМ 7, девять выходов которого подключены к соответствующим входам БМО 8. Первый и второй выходы БМО 8 подключены к соответствующим входам БФ 9, первый и второй выходы которого соединены соответственно с первым и вторым фазовыми входами БД 10. Выходы первого и второго ЭЗ подключены соответственно к первому и второму сигнальным входам БД 10, попарно объединенные первые азимутальный и сигнальный и вторые азимутальный и сигнальный выходы которого являются соответствующими выходами цифрового радиопеленгатора.

Блок управления (Вариант I), показанный на фиг. 2, предназначен для управления работой цифрового радиопеленгатора. БУ 4 включает кнопку "Измерение" 4.1, первый и второй счетчики (Сч) 4.2 и 4.5, датчик длины реализации 4.3, первый и второй компараторы (Комп) 4.4 и 4.6, датчик количества измерений 4.7, кнопку "Непрерывное измерение" 4.8, элемент И 4.9, элемент ИЛИ 4.10, кнопку "Сброс" 4.11, триггер 4.12, первый и второй электронные ключи (ЭК) 4.13₁ и 4.13₂ и датчик "База" 4.14. Выход датчика длины реализации 4.3 является выходом "Количество" БУ 4 и соединен с первым входом первого Комп 4.4. Счетный вход первого Сч 4.2 является счетным входом БУ 4, его выход соединен со вторым входом первого Комп 4.4. Выход первого Комп подключен к счетному входу второго Сч 4.5, к установочному входу первого Сч и, кроме того, является кадровым выходом БУ 4. Выход второго Сч 4.5 соединен со вторым входом второго Комп 4.6, первый вход которого соединен с выходом датчика количества измерений 4.7. Выход второго Комп 4.6 подключен ко второму входу элемента И 4.9, первый вход которого соединен с кнопкой "Непрерывное измерение" 4.8, а выход подключен ко второму входу элемента ИЛИ 4.10, первый вход которого соединен с кнопкой "Сброс" 4.11. Выход элемента ИЛИ подключен к установочному входу второго Сч 4.5 и к входу S RS-триггера 4.12, вход R которого подключен к кнопке "Измерение" 4.1. Выход триггера 4.12 соединен с управляющими входами первого и второго ЭК 4.13₁ и 4.13₂ и является установочным выходом БУ 4. Сигнальные входы первого и второго ЭК 4.13₁ и 4.13₂ являются соответственно первым и вторым сигнальными входами БУ 4, а их сигнальные выходы являются соответствующими сигнальными выходами БУ 4. Датчик "База" 4.14 соединен с одноименным выходом БУ 4.

Накопитель (Н) 5, показанный на фиг. 3, предназначен для накопления заданного в БУ 4 количества отсчетов сигнала и выдачи их для дальнейшей обработки в непрерывном режиме (без потерь). Н 5 включает Т-триггер 5.1, первый, второй, третий и четвертый ЭК 5.2-5.5, нормально закрытые, и первый и второй блоки ячеек памяти 5.6 и 5.7. Вход Т-триггера является кадровым входом Н 5, его первый выход соединен с управляющими входами первого и четвертого ЭК 5.2 и 5.5, входом "Запись" первого блока ячеек памяти 5.6 и входом "Считывание" второго блока памяти 5.7, а второй выход триггера соединен с управляющими входами второго и третьего ЭК 5.3 и 5.4, входом "Запись" второго блока ячеек памяти 5.7 и входом "Считывание" первого блока памяти 5.6. Сигнальный вход третьего ЭК 5.4 соединен с сигнальным входом первого ЭК 5.2, являющегося сигнальным входом Н 5. Выходы первого и третьего ЭК 5.2 и 5.4 соединены с сигнальными входами соответственно первого и второго блоков ячеек памяти 5.6 и 5.7, тактовые входы которых соединены и являются тактовым входом Н 5, а сигнальные выходы подключены к сигнальным входам соответственно второго и четвертого ЭК 5.3 и 5.5. Выходы второго и четвертого ЭК 5.3 и 5.5 соединены между собой и являются сигнальным выходом Н 5.

Блок квадратурного преобразования (БКП) 6, показанный на фиг. 4, предназначен для преобразования действительных значений отсчетов сигнала в комплексную форму. БКП 6 включает первый и второй блоки дискретного преобразования Фурье (ДПФ) 6.1 и 6.6, Сч 6.2, делитель (Дел) на два 6.3, Комп 6.4, ЭК 6.5 и инвертор (Инв) 6.7. Сигнальный вход первого блока ДПФ 6.1 является сигнальным входом БКП 6, его сигнальный выход соединен с сигнальным входом ЭК 6.5, выход которого соединен с сигнальным входом второго блока ДПФ 6.6. Тактовый вход второго блока ДПФ 6.6 подключен к тактовому входу первого блока ДПФ 6.1, являющегося тактовым входом БКП 6. Синхронизирующий выход первого блока ДПФ 6.1 соединен с установочным входом Сч 6.2, тактовый выход первого блока ДПФ 6.1 подключен к счетному входу Сч 6.2, выход которого соединен с первым входом Комп 6.4, второй вход которого соединен с выходом Дел на два 6.3, вход которого является входом "Количество" БКП 6. Выход первого Комп 6.4 подключен к управляющему входу ЭК 6.5. Синхронизирующий выход второго блока ДПФ 6.6 соединен с входом Инв 6.7, выход которого является синхронизирующим выходом БКП 6, а сигнальный выход второго блока ДПФ 6.6 является сигнальным выходом БКП 6.

Блок кумулянтной матрицы (Вариант I) предназначен для расчета по реализациям сигналов, принимаемых двухэлементной антенной таких кумулянтных функций 4-го порядка, значения которых с точностью до постоянного коэффициента совпадают со значениями соответствующих элементов ковариационной матрицы трехэлементной антенной системы. Его блок-схема представлена на фиг. 5. Она включает первый, второй, третий, четвертый и пятый Инв мнимой части соответственно 7.1-7.5, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой ЭЗ соответственно 7.6-7.13 и первый, второй, третий, четвертый, пятый и шестой КБ 7.14₁-7.14₆. Входы первого и второго ЭЗ 7.6 и 7.7 соединены с входами соответственно первого и второго Инв мнимой части 7.1 и 7.2, являющихся соответственно первым и вторым сигнальными входами БКМ 7. Выход первого Инв мнимой части 7.1 подключен к первым и третьим сигнальным входам первого, второго и третьего КБ 7.14₁-7.14₃ и к первым сигнальным входам четвертого и пятого КБ 7.14₄ и 7.14₅. Выход первого ЭЗ 7.6 подключен ко вторым сигнальным входам первого, второго и четвертого КБ 7.14₁, 7.14₂ и 7.14₄ и к четвертому сигнальному входу первого КБ 7.14₁. Выход второго Инв мнимой части 7.2 соединен с третьими сигнальными входами четвертого, пятого и шестого КБ 7.14₄-7.14₆ и с первым сигнальным входом шестого КБ 7.14₆. Выход второго ЭЗ 7.7 подключен к четвертым сигнальным входам второго, третьего, четвертого, пятого и шестого КБ 7.14₂-7.14₆ и ко вторым сигнальным входам третьего, пятого и шестого КБ 7.14₃, 7.14₅ и 7.14₆. Тактовые, установочные и синхронизирующие входы и входы "Количество" первого, второго, третьего, четвертого и пятого КБ 7.16₁-7.16₅ соединены с соответствующими входами шестого КБ 7.16₆, являющимися соответственно тактовым, установочным, синхронизирующим входами и входом "Количество" БКМ 7. Выход первого КБ 7.14₁ подключен к входу третьего ЭЗ 7.8. Выход второго КБ 7.14₂ соединен с входами четвертого ЭЗ 7.9 и третьего Инв мнимой части 7.3. Выход третьего КБ 7.14₃ соединен с входами пятого ЭЗ 7.10 и четвертого Инв мнимой части 7.4. Выход четвертого КБ 7.14₄ соединен с входом шестого ЭЗ 7.11. Выход пятого КБ 7.14₅ соединен с входами седьмого ЭЗ 7.12 и пятого Инв мнимой части 7.5. Выход шестого КБ 7.14₆ соединен с
входом восьмого ЭЗ 7.13. Выходы третьего ЭЗ 7.8, четвертого ЭЗ 7.9, третьего Инв мнимой части 7.3, пятого ЭЗ 7.10, четвертого Инв мнимой части 7.4, шестого и седьмого ЭЗ 7.11 и 7.12, пятого Инв мнимой части 7.5 и восьмого ЭЗ 7.13 являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым выходами блока кумулянтной матрицы.

Кумулянтный блок 7.14 предназначен для расчета значения кумулянтной функции четвертого порядка. Его структурная схема представлена на фиг.6 и состоит из первого, второго, третьего, четвертого, пятого, шестого, седьмого 7.14.1-7.14.7, восьмого, девятого и десятого умножителей (Умн) 7.14.9-7.14.11, первого, второго, третьего, четвертого, пятого, шестого и седьмого усреднителей 7.14.8₁ - 7.14.8₇, первого и второго сумматоров (Сум) 7.14.12 и 7.14.13, ЭЗ 7.14.14 и вычитателя (Выч) 7.14.15. Первые входы третьего и четвертого Умн 7.14.3 и 7.14.4 соединены с входом первого Умн 7.14.1. являющегося первым сигнальном входом КБ 7.14. Второй вход первого и первый вход пятого Умн 7.14.1 и 7.14.5 подключены к первому входу второго Умн 7.14.2, являющегося вторым сигнальным входом КБ 7.14. Второй вход второго и первый вход шестого Умн 7.14.2 и 7.14.6 соединены со вторым входом третьего Умн 7.14.3, являющегося третьим сигнальным входом КБ 7.14. Вторые входы четвертого и пятого Умн 7.14.4 и 7.14.5 подключены ко второму входу шестого Умн 7.14.6, являющегося четвертым сигнальным входом КБ. Выход первого Умн 7.14.1 подключен к сигнальному входу второго усреднителя 7.14.8₂ и к первому входу седьмого Умн 7.14.7, второй вход которого соединен с выходом шестого Умн 7.14.6, причем выход седьмого Умн подключен к сигнальному входу первого усреднителя 7.14.8₁. Выходы второго, третьего, четвертого, пятого и шестого Умн 7.14.2 - 7.14.6 подключены к сигнальным входам соответственно третьего, четвертого, пятого, шестого и седьмого усреднителей 7.14.8₃-7.14.8₇. Тактовые, установочные, синхронизирующие входы и входы "Количество" усреднителей 7.14.8₁ - 7.14.8₆ соединены с соответствующими входами усреднителя 7.14.8₇, являющимися тактовыми, установочными, синхронизирующими входами и входом "Количество" КБ 7.14. Выход первого усреднителя 7.14.8₁ через ЭЗ 7.14.14 соединен с первым входом Выч 7.14.15. Выход второго усреднителя 7.14.8₂ подключен к первому входу восьмого Умн 7.14.9, второй вход которого соединен с выходом седьмого усреднителя 7.14.8₇, причем выход восьмого Умн 7.14.9 подключен к первому входу первого Сум 7.14.12. Выход третьего усреднителя 7.14.8₃ соединен с первым входом девятого Умн 7.14.10, второй вход которого подключен к выходу пятого усреднителя 7.14.8₅, причем выход девятого Умн 7.14.10 соединен со вторым входом первого Сум 7.14.12, выход которого подключен к первому входу второго Сум 7.14.13. Выход четвертого усреднителя 7.14.8₄ соединен с первым входом десятого Умн 7.14.11, второй вход которого подключен к выходу шестого усреднителя 7.14.8₆, а выход десятого Умн 7.14.11 соединен со вторым входом второго Сум 7.14.13, выход которого подключен ко второму входу Выч 7.14.15. Выход Выч 7.14.15 является выходом КБ 7.14.

Усреднитель 7.14.8 предназначен для расчета среднего арифметического значения (выборочного математического ожидания) входной последовательности отсчетов. Его блок-схема представлена на фиг. 7 и состоит из сумматора-накопителя 7.14.8.1, делителя (Дел) 7.14.8.2, первого и второго ЭЗ 7.14.8.3 и 7.14.8.7, ЭК 7.14.8.4, Сч 7.14.8.5, Комп 7.14.8.6, элемента ИЛИ 7.14.8.8 и Инв 7.14.8.9. Сигнальный вход сумматора-накопителя 7.14.8.1 является сигнальным входом усреднителя 7.14.8. Вход первого ЭЗ является синхронизирующим входом, сигнальный вход ЭК 7.14.8.4 является тактовым входом, а вход Инв 7.14.8.9 является установочным входом усреднителя 7.14.8. Выход Инв 7.14.8.9 подключен ко второму входу элемента ИЛИ 7.14.8.8. Второй вход Дел 7.14.8.2 соединен со вторым входом Комп 7.14.8.6, являющегося входом "Количество" усреднителя 7.14.8. Выход первого ЭЗ 7.14.8.3 соединен с управляющим входом ЭК 7.14.8.4, выход которого подключен к счетному входу Сч 7.14.8.5. Выход Сч 7.14.8.5 соединен с первым входом Комп 7.14.8.6, выход которого подключен к установочному входу Сч 7.14.8.5, входу второго ЭЗ 7.14.8.7 и к разрешающему входу сумматора-накопителя 7.14.8.1. Выход второго ЭЗ 7.14.8.7 соединен с первым входом элемента ИЛИ 7.14.8.8, выход которого подключен к управляющему входу сумматора-накопителя 7.14.8.1, выход которого соединен с первым входом Дел 7.14.8.2. Выход Дел 7.14.8.2 является выходом усреднителя 7.14.8.

Блок фаз 9 (Вариант I) предназначен для расчета значений пространственных разностей фаз двух сигналов на первой и второй антеннах антенного блока 1. Его блок-схема представлена на фиг. 8 и состоит из Дел на минус два 9.1, квадратора (Кв) 9.2, Умн на четыре 9.3, первого и второго Выч 9.4 и 9.8, вычислителя квадратного корня 9.5, Дел на два 9.6 и Сум 9.7. Вход Кв 9.2 соединен с входом Дел на минус два 9.1, являющегося первым входом БФ 9, а вход Умн на четыре 9.3 является вторым входом БФ 9. Выход Дел на минус два 9.1 соединен с первыми входами Сум 9.7 и второго Выч 9.8. Выход Кв 9.2 подключен к первому входу первого Выч 9.4, второй вход которого соединен с выходом Умн на четыре 9.3, причем выход первого Выч 9.4 через вычислитель квадратного корня 9.5 подключен к входу Дел на два 9.6. Выход Дел на два 9.6 соединен со вторыми входами Сум 9.7 и второго Выч 9.8, выходы которых являются соответственно первым и вторым выходами блока фаз 9.

Блок дискриминации 10 (Вариант I) предназначен для разделения сигналов, принимаемых двухэлементной антенной, определения их азимутов и идентификации рассчитанных значений азимутов с принимаемыми сигналами. Его блок-схема представлена на фиг. 9 и включает первый, второй, третий и четвертый Дел 10.1- 10.4, первый и второй Выч 10.5 и 10.6, первый и второй Дел мнимой части комплексного числа на его действительную с обратным знаком 10.7 и 10.8, первый и второй вычислители арктангенса 10.9 и 10.10, Умн 10.11, Умн на константу 10.12, а также первый и второй вычислители арккосинуса 10.13 и 10.14. Первый вход первого Дел 10.1 соединен с первым входом второго Дел 10.2, являющегося вторым сигнальным входом БД 10. Вход второго Дел мнимой части комплексного числа на действительную с обратным знаком 10.8 соединен со вторым входом первого Дел 10.1, являющегося первым фазовым входом БД 10. Вход первого Дел мнимой части комплексного числа на действительную с обратным знаком 10.7 соединен со вторым входом второго Дел 10.2, являющегося вторым фазовым входом БД 10. Первый вход второго Выч 10.6 соединен с первым входом первого Выч 10.5, являющегося первым сигнальным входом БД 10. Выходы первого и второго Дел 10.1 и 10.2 подключены ко вторым входам соответственно первого и второго Выч 10.5 и 10.6. Выходы первого и второго Дел мнимой части комплексного числа на его действительную с обратным знаком 10.7 и 10.8 подключены к входам соответствующих вычислителей арктангенса 10.9 и 10.10, выходы которых соединены с первыми входами соответственно третьего и четвертого Дел 10.3 и 10.4. Первый вход Умн 10.11 является входом "База" БД 10, его второй вход является входом кода частоты БД 10, а выход Умн 10.11 через Умн на константу 10.12 соединен со вторыми входами третьего и четвертого Дел 10.3 и 10.4, выходы которых подключены к входам соответствующих вычислителей арккосинуса 10.13 и 10.14. Выходы первого и второго вычислителей арккосинуса 10.13 и 10.14 являются соответствующими азимутальными выходами БД 10, а выходы первого и второго Выч 10.5 и 10.6 являются соответствующими сигнальными выходами БД 10. Попарно сгруппированные первые и вторые сигнальные и азимутальные выходы БД 10 являются соответствующими выходами цифрового радиопеленгатора.

Ряд блоков цифрового радиопеленгатора по назначению и выполняемым функциям идентичны одноименным блокам прототипа, а именно радиоприемники 2₁ и 2₂, АЦП 3₁ и 3₂ и БМО. Таким образом, данные блоки могут быть реализованы так же, как и блоки прототипа [5]. Примеры реализации на базе известных логических элементов сумматора, счетчика, компаратора приведены в [6 на стр. 115, 129, 113 соответственно]. Известно, что на основе сумматора, преобразователей основного кода двоичных чисел в обратный и дополнительный коды и регистров [6, стр. 124] в соответствии с известными правилами [6, 7, 10] могут быть синтезированы вычитатель, умножитель, делитель, умножитель на константу, умножитель на мнимую единицу, делитель на константу, квадратор, вычислитель квадратного корня, в том числе и для комплексных чисел, сумматор, умножитель и делитель комплексных чисел. Примеры реализации перечисленных элементов приведены в [5] на фиг. 24-42. По известным правилам [6, 7, 10] на базе известных схем элементов могут быть построены схемы Дел мнимой части комплексного числа на его действительную с обратным знаком и вычислителя арккосинуса. Примеры их реализации приведены на фиг. 22 и 23. Схемы ЭЗ также известны и описаны в [6,10]. В частности, они могут быть реализованы на основе D-триггеров.

Вычисление арккосинуса производится по формуле разложения в степенной ряд [8, стр. 624]

Заявленный цифровой радиопеленгатор (Вариант II), представленный на фиг. 10, состоит из антенного блока 1, включающего три антенны, в общем случае имеющие разные диаграммы направленности, установленные в вершинах прямоугольного треугольника, ориентированного по сторонам света, причем минимальное расстояние между парой антенн определяет диапазон длин волн пеленгатора как λ[м]≥2d_min[м], первых, вторых и третьих радиоприемников 2₁-2₃ и аналого-цифровых преобразователей (АЦП) 3₁-3₃, блока управления (БУ) 4, первого, второго и третьего накопителей (Н) 5₁-5₃, первого, второго и третьего блоков квадратурного преобразования (БКП) 6₁-6₃, блока кумулянтной матрицы (БКМ) 7, сумматора-накопителя скользящего окна 8, блока матричной обработки (БМО) 9, блока фаз (БФ) 10, первого, второго и третьего буферных накопителей (БН) 11₁-11₃, блока дискриминации (БД) 12 и блока опорных частот (БОЧ) 13. Сигнальные входы первого, второго и третьего радиоприемников 2₁-2₃ подключены к соответствующим антеннам антенного блока 1, причем антенна, установленная в вершине прямого угла (опорная антенна), подключена к сигнальному входу первого радиоприемника 2₁, антенна, установленная к северу от опорной, подключена к сигнальному входу второго радиоприемника 2₂, а антенна, установленная к востоку от опорной, подключена к сигнальному входу третьего радиоприемника 2₃. Гетеродинные входы первого, второго и третьего радиоприемников 2₁-2₃ подключены к гетеродинному выходу БОЧ 11, выход кода частоты третьего радиоприемника 2₃ соединен с одноименным входом БД 10, а сигнальные выходы первого, второго и третьего радиоприемников соединены соответственно с сигнальными входами первого, второго и третьего АЦП 3₁-3₃. Тактовые входы АЦП 3₁-3₂, Н 5₁-5₃, БКП 6₁-6₃, БКМ 7, сумматора-накопителя скользящего окна 8, БН 11₁-11₃ и счетный вход БУ 4 подключены к выходу тактовой частоты БОЧ 11, а сигнальные выходы АЦП 3₁-3₃ соединены с соответствующими сигнальными входами БУ 4. Установочный выход БУ 4 соединен с одноименными входами БКП 6₁-6₃ и БКМ 7, сумматора-накопителя скользящего окна 8 и первого, второго и третьего БН 11₁-11₃. Выход "Количество" БУ 4 подключен к одноименным входам БКМ 7, выход "Длина окна" подключен к одноименным входам сумматора-накопителя скользящего окна 8 и первого, второго и третьего БН 11₁-11₃, а выход "База" соединен с одноименным входом БД 10. Кадровый выход БУ 4 подключен к одноименным входам первого, второго и третьего Н 5₁-5₃. Первый, второй и третий сигнальные выходы БУ 4 подключены к сигнальным входам соответствующих Н 5₃- 5₃. Выходы первого, второго и третьего Н 5₁-5₃ соединены с сигнальными входами первого, второго и третьего БКП 6₁-6₃. Сигнальные выходы первого, второго и третьего БКП 6₁-6₃ подключены к сигнальным входам соответственно первого, второго и третьего БН 11₁-11₃ и соответствующим сигнальным входам БКМ 7, синхронизирующий вход первого БКП 6₁ соединен с синхронизирующими входами БКМ 7, сумматора-накопителя скользящего окна 8 и БН 11₁-11₃. Девять выходов БКМ 7 подключены к соответствующим сигнальным входам сумматора-накопителя скользящего окна 8, девять выходов которого соединены с соответствующими входами БМО 9. Первый и второй выходы БМО 9 подключены шинами комплексных данных к первому и второму входам собственного вектора БД 12 и к входам БФ 10, причем к первому и третьему входам БФ 10 подключены те части шин комплексных данных, по которым передаются действительные части комплексных чисел, а со вторым и четвертым входами БФ 10 соединены те части шин комплексных данных, по которым передаются мнимые части комплексных чисел. Первый и второй выходы "Север-юг" БФ 10 соединены соответственно с первым и вторым входами "Север-юг" БД 12, а первый и второй выходы "Восток-запад" БФ 10 соединены соответственно с первым и вторым входами "Восток-запад" БД 12. Выходы первого, второго и третьего БН 11₁-11₃ подключены к соответствующим сигнальным входам БД 12, сгруппированные по три первые и вторые сигнальный, азимутальный и угломестные выходы которого являются соответствующими выходами цифрового радиопеленгатора.

Блок управления (Вариант II), показанный на фиг. 11, предназначен для управления работой цифрового радиопеленгатора. БУ 4 включает кнопку "Измерение" 4.1, первый и второй Сч 4.2 и 4.5, датчик длины реализации 4.3, первый и второй Комп 4.4 и 4.6, датчик количества измерений 4.7, кнопку "Непрерывное измерение" 4.8, элемент И 4.9, элемент ИЛИ 4.10, кнопку "Сброс" 4.11, триггер 4.12, первый, второй и третий электронные ключи (ЭК) 4.13₁-4.13₂, датчик "База" 4.14, датчик длины скользящего окна 4.15 и умножитель 4.16. Выход датчика длины реализации 4.3 является выходом "Количество" БУ 4 и соединен с первым входом первого Комп 4.4. Выход датчика длины скользящего окна 4.15 соединен с вторым входом умножителя 4.16 и является выходом "Длина окна" БУ 4. Счетный вход первого Сч 4.2 является счетным входом БУ 4, его выход соединен со вторым входом первого Комп 4.4. Выход первого Комп подключен к счетному входу второго Сч 4.5, к установочному входу первого Сч и, кроме того, является кадровым выходом БУ 4. Выход второго Сч 4.5 соединен со вторым входом второго Комп 4.6. Выход датчика количества измерений 4.7 подключен к первому входу умножителя 4.16, его выход соединен с первым входом второго Комп 4.6, выход которого подключен ко второму входу элемента И 4.9, первый вход которого соединен с кнопкой "Непрерывное измерение" 4.8, а выход подключен ко второму входу второго элемента ИЛИ 4.10, первый вход которого соединен с кнопкой "Сброс" 4.11. Выход второго элемента ИЛИ подключен к установочному входу второго Сч 4.5 и к входу S RS-триггера 4.12, вход R которого подключен к кнопке "Измерение" 4.1. Выход триггера 4.12 соединен с управляющими входами первого и второго ЭК 4.13₁ и 4.13₂ и является установочным выходом БУ 4. Сигнальные входы первого и второго ЭК 4.13₁ и 4.13₂ являются соответственно первым и вторым сигнальными входами БУ 4, а их выходы являются соответствующими сигнальными выходами БУ 4. Выход датчика "База" 4.14 является выходом "База" БУ 4.

Блок кумулянтной матрицы 7 (Вариант II) предназначен для расчета по реализациям сигналов, принимаемых трехэлементной антенной, таких кумулянтных функций 4-го порядка, значения которых с точностью до постоянного коэффициента совпадают со значениями соответствующих элементов ковариационной матрицы трехэлементной антенной системы. Блок кумулянтной матрицы показан на фиг. 12 и состоит из первого, второго, третьего, четвертого, пятого и шестого Инв мнимой части 7.1-7.6, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого ЭЗ 7.7- 7.15 и первого, второго, третьего, четвертого, пятого и шестого КБ 7.16₁-7.16₆. Входы первого, второго и третьего ЭЗ 7.7-7.9 соединены с входами соответственно первого, второго и третьего Инв мнимой части 7.1-7.3, являющихся соответственно первым, вторым и третьим сигнальными входами БКМ 7. Выход первого Инв мнимой части 7.1 соединен с первыми сигнальными входами первого, второго, третьего, четвертого, пятого и шестого КБ 7.16₁-7.16₆ и с третьими сигнальными входами первого, второго и третьего КБ 7.16₁-7.16₃. Выход первого ЭЗ 7.7 подключен ко вторым сигнальным входам первого, второго, третьего, четвертого, пятого и шестого КБ 7.16₁-7.16₆ и к четвертому сигнальному входу первого КБ 7.16₁. Выход второго Инв мнимой части 7.2 соединен с третьими сигнальными входами четвертого и пятого КБ 7.16₄ и 7.16₅, а выход второго ЭЗ 7.8 подключен к четвертым сигнальным входам второго и четвертого КБ 7.16₂ и 7.16₄. Выход третьего Инв мнимой части 7.3 соединен с третьим сигнальным входом шестого КБ 7.16₆, а выход третьего ЭЗ 7.9 подключен к четвертым сигнальным входам третьего, пятого и шестого КБ 7.16₃, 7.16₅ и 7.16₆. Тактовые, установочные и синхронизирующие входы и входы "Количество" первого, второго, третьего, четвертого и пятого КБ 7.16₁-7.16₅ соединены с соответствующими входами шестого КБ 7.16₆, являющимися соответственно тактовым, установочным и синхронизирующим входами и входом "Количество" БКМ 7. Выход первого КБ 7.16₁ соединен с входом четвертого ЭЗ 7.10, выход второго КБ 7.16₂ подключен к входам пятого ЭЗ 7.11 и четвертого Инв мнимой части 7.4, выход третьего КБ 7.16₃ соединен с входами шестого ЭЗ 7.12 и пятого Инв мнимой части 7.5, выход четвертого КБ 7.16₄ подключен к входу седьмого ЭЗ 7.13, выход пятого КБ 7.16₅ соединен с входами восьмого ЭЗ 7.14 и шестого Инв мнимой части 7.6, а выход шестого КБ 7.16₆ подключен к входу девятого ЭЗ 7.15. Выходы четвертого 7.10, пятого ЭЗ 7.11, четвертого Инв мнимой части 7.4, шестого ЭЗ 7.12, пятого Инв мнимой части 7.5, седьмого и восьмого ЭЗ 7.13 и 7.14, шестого Инв мнимой части 7.6 и девятого ЭЗ 7.15 являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым выходами БКМ 7.

Схемы кумулянтных блоков и усреднителей идентичны рассмотренным в первом варианте. Цифровые схемы Сум, Выч, Умн, Дел, сумматора-накопителя, Комп, Сч и Инв мнимой части комплексного числа известны и описаны, например, в [6]. Схемы ЭЗ также известны и описаны, например, в [6, 10]. В частности, они могут быть реализованы на основе D-триггеров.

Сумматор-накопитель скользящего окна 8 предназначен для усреднения заданного в БУ 4 количества (N) кумулянтных матриц, что обеспечивает возможность разделения частично коррелированных сигналов, причем после накопления N кумулянтных матриц каждая последующая матрица, поступающая на его вход, замещает наиболее старую. Его блок-схема представлена на фиг. 13 и включает Сч 8.1, инкрементор 8.2, Комп 8.3, коммутатор записи 8.4, RS-триггер 8.5, элемент И 8.6, оперативное запоминающее устройство (ОЗУ) с параллельным считыванием 8.7, N_max Сум первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого каналов 8.8₁ - 8.8_Nmax, 8.9₁ - 8.9_Nmax, 8.10₁ - 8.10_Nmax, 8.11₁ - 8.11_Nmax, 8.12₁ - 8.12_Nmax, 8.13₁ - 8.13_Nmax, 8.14₁ - 8.14_Nmax, 8.15₁ - 8.15_Nmax, 8.16₁ - 8.16_Nmax. Первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый сигнальные входы ОЗУ с параллельным считыванием 8.7 являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым сигнальными входами сумматора-накопителя скользящего окна 8, его тактовый вход является тактовым входом сумматора-накопителя скользящего окна 8. Второй вход элемента И 8.6 соединен со счетным входом Сч 8.1, являющимся синхронизирующим входом сумматора-накопителя скользящего окна 8, вход инкрементора 8.2 является входом "Длина окна" сумматора-накопителя скользящего окна 8. Установочный вход ОЗУ с параллельным считыванием соединен с входом S RS-триггера 8.5, являющегося установочным входом сумматора-накопителя скользящего окна 8. Выход инкрементора 8.2 соединен со вторым входом Комп 8.3, выход Сч 8.1 подключен к первому входу Комп 8.3 и к управляющему входу коммутатора записи 8.4. Первый, второй,..., N_max, N_max+1 выходы коммутатора записи 8.4 соединены с первым, вторым,..., N_max, N_max+1 входами "Разрешение записи" ОЗУ с параллельным считыванием 8.7. Выход Комп 8.3 соединен с установочным входом Сч 8.1 и входом R RS-триггера 8.5. Выход триггера 8.5 подключен к первому входу элемента И 8.6, выход которого соединен с входом "Разрешение чтения" ОЗУ с параллельным считыванием 8.7. ОЗУ с параллельным считыванием 8.7 имеет 9 групп по N_max+1 выходов, где N_max - максимальное количество матриц, используемых для временного сглаживания. Первые выходы ОЗУ с параллельным считыванием 8.7 каждой группы соединены с первыми входами первых Сум соответствующих каналов, вторые, третьи,..., N_max и N_max+1 выходы ОЗУ с параллельным считыванием второй, третьей,..., девятой групп подключены ко вторым входам вторых, третьих,..., N_max-1 и N_max Сум соответствующих каналов. Выходы первых, вторых, третьих, . .., N_max-2 и N_max-1 Сум каналов соединены с первыми входами i-1 и i, i=1...N_max Сум, причем выходы N_max Сум первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого каналов являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым выходами сумматора-накопителя скользящего окна 8.

ОЗУ с параллельным считыванием 8.7 предназначено для записи, хранения и выдачи значений элементов до N кумулянтных матриц. Его блок-схема представлена на фиг. 14 и включает N_max+1 элементов И 8.9.1₁-8.9.1_Nmax+1, N_max+1 блоков памяти 8.9.2₁-8.9.2_Nmax+1 и регистр 8.9.3. Первые, вторые, третьи, четвертые, пятые, шестые, седьмые, восьмые и девятые сигнальные входы второго, третьего,..., N_max, N_max+1 блоков памяти 8.9.2₂-8.9.2_Nmax+1 соединены с первыми, вторыми, третьими, четвертыми, пятыми, шестыми, седьмыми, восьмыми и девятыми входами первого блока памяти 8.9.2₁, являющимися соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым сигнальными входами ОЗУ с параллельным считыванием 8.9. Первые входы первого, второго, . . ., N_max+1 элементов И 8.9.1₁-8.9.1_Nmax+1 являются соответствующими входами "Разрешение записи" ОЗУ с параллельным считыванием, их вторые входы соединены с выходом регистра 8.9.3. Выходы первого, второго,... , N_max+1 элементов И 8.9.1₁-8.9.1_Nmax+1 подключены к входам "Разрешение записи" соответственно первого, второго,..., N_max+1 блоков памяти 8.9.2₁-8.9.2_Nmax+1. Тактовые, установочные входы и входы "Разрешение чтения" блоков памяти 8.9.2₁-8.9.2_Nmax+1 соединены с тактовым, установочным входами и входом "Разрешение чтения" блока памяти 8.9.2_Nmax, являющимися тактовым, установочным входами и входом "Разрешение чтения" ОЗУ с параллельным считыванием 8.9. Первые, вторые, . . ., девятые выходы первого, второго,..., N_max+1 блоков памяти 8.9.2₁-8.9.2_Nmax+1 являются соответственно первыми, вторыми,..., девятыми N_max+1 выходами ОЗУ с параллельным считыванием.

Блок фаз 10 (Вариант II) предназначен для расчета пространственной разности фаз каждого из двух сигналов, имеющих разные азимуты и углы места, принимаемых трехэлементной антенной системой, элементы которой установлены в вершинах прямоугольного треугольника. Его структурная схема показана на фиг. 15 и состоит из первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого Выч 10.1-10.9, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого Сум 10.10-10.20, первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого Кв 10.22-10.28, первого, второго, третьего, четвертого и пятого Умн на два 10.30-10.33, первого, второго, третьего и четвертого Умн 10.34-10.37, первого и второго инкременторов 10.38 и 10.39, первого и второго декременторов 10.40 и 10.41, первого, второго, третьего и четвертого Дел 10.42-10.45, первого, второго, третьего и четвертого вычислителей арктангенса 10.46-10.49 и вычислителя квадратного корня 10.50. Входы первого Умн на два 10.29, первого Кв 10.21 и первый вход первого Сум 10.10 соединены с первым входом первого Выч 10.1, являющегося первым входом блока фаз 10. Первые входы второго Сум 10.11, второго Выч 10.2 и вход второго Умн на два 10.30 подключены к входу второго Кв 10.22, являющегося вторым входом блока фаз 10. Вторые входы первых Выч 10.1 и Сум 10.10 и вход третьего Умн на два 10.31 соединены с входом третьего Кв 10.23, являющегося третьим входом блока фаз 10. Вторые входы вторых Выч 10.2 и Сум 10.11 и четвертого Умн на два 10.32 соединены с входом четвертого Кв 10.24, являющегося четвертым входом блока фаз 10. Выход первого Выч 10.1 подключен к входу пятого Кв 10.25, его выход соединен с первым входом первого Умн 10.34, выход первого Сум 10.10 подключен к входу шестого Кв 10.26, его выход соединен со вторым входом первого Умн 10.34, выход которого подключен к первому входу шестого Сум 10.15. Выход второго Выч 10.2 соединен с входом седьмого Кв 10.27, его выход подключен к первому входу второго Умн 10.35, выход второго Сум 10.11 соединен с входом восьмого Кв 10.28, выход которого подключен ко второму входу второго Умн 10.35, его выход соединен со вторым входом шестого Сум 10.15, выход которого подключен к первому входу седьмого Выч 10.7. Выход первого Кв 10.21 соединен с первыми входами пятого Выч 10.5 и третьего Умн 10.36, выход второго Кв 10.22 подключен к первым входам третьего Сум 10.12 и четвертого Выч 10.4 и ко второму входу третьего Выч 10.3. Выход четвертого Кв 10.24 соединен со вторыми входами третьего Сум 10.12 и четвертого Выч 10.4 и с первым входом третьего Выч 10.3. Выход третьего Выч 10.3 подключен к входам первых инкрементора 10.38 и декрементора 10.40, выход четвертого Выч 10.4 соединен с входом второго инкрементора 10.39. Выход первого инкрементора 10.38 подключен ко второму входу третьего Умн 10.36 и к первому входу седьмого Сум 10.16, а выход второго инкрементора 10.39 соединен с первым входом четвертого Умн 10.37, выход третьего Кв 10.23 подключен ко вторым входам пятого Выч 10.5 и четвертого Умн 10.37, а выходы третьего и четвертого Умн 10.36 и 10.37 соединены соответственно с первым и вторым входами четвертого Сум 10.13. Выход четвертого Сум 10.13 подключен ко второму входу пятого Сум 10.14, первый вход которого соединен с выходом третьего Сум 10.12, а выход пятого Сум 10.14 подключен к входу пятого Умн на два 10.33. Выход пятого Умн на два 10.33 через второй декрементор 10.41 подключен ко второму входу седьмого Выч 10.7, выход которого соединен с входом вычислителя квадратного корня 10.50, его выход подключен ко вторым входам десятого и одиннадцатого Сум 10.19 и 10.20 и восьмого и девятого Выч 10.8 и 10.9. Выход второго Умн на два 10.30 соединен с первыми входами десятого Сум 10.19 и восьмого Выч 10.8, выход четвертого Умн на два 10.32 подключен к первым входам одиннадцатого Сум 10.20 и девятого Выч 10.9, выходы десятого и одиннадцатого Сум 10.19 и 10.20 соединены с первыми входами соответственно первого и третьего Дел 10.42 и 10.44, а выходы восьмого и девятого Выч 10.8 и 10.9 подключены к первым входам второго и четвертого Дел 10.43 и 10.45. Выход пятого Выч 10.5 соединен со вторым входом седьмого 10.16 и первым входом восьмого Сум 10.17, выход седьмого Сум 10.16 подключен к первому входу шестого Выч 10.6, второй вход которого соединен с выходом первого Умн на два 10.29, а выход подключен ко вторым входам первого и второго Дел 10.42 и 10.43, второй вход восьмого Сум 10.17 соединен с выходом первого декрементора 10.40, выход восьмого Сум 10.17 подключен к первому входу девятого Сум 10.18, его второй вход соединен с выходом третьего Умн на два 10.31, а выход девятого Сум 10.18 подключен ко вторым входам третьего и четвертого Дел 10.44 и 10.45. Выходы первого, второго, третьего и четвертого Дел 10.42-10.45 соединены с входами соответственно первого, второго, третьего и четвертого вычислителей арктангенса 10.46-10.49, причем выходы первого и второго вычислителей арктангенса 10.46 и 10.47 являются соответственно первым и вторым выходами "Север-юг" блока фаз, а выходы третьего и четвертого вычислителей арктангенса 10.49 и 10.49 являются соответственно первым и вторым выходами "Восток-Запад" блока фаз 10.

Буферный накопитель 11 предназначен для записи, хранения заданного количества последовательностей комплексных отсчетов сигналов и последовательной их передачи в БД 12 в порядке поступления одновременно с поступлением на вход БД 12 значений разностей фаз. Его блок-схема представлена на фиг. 16 и включает первый и второй Сч 11.1 и 11.7, первый и второй инкременторы 11.2 и 11.3, первый и второй Комп 11.4 и 11.8, RS-триггер 11.5, ЭК 11.6, ОЗУ с последовательным считыванием 11.9, коммутатор записи 11.10, коммутатор считывания 11.11 и ЭЗ 11.12. Сигнальный вход ОЗУ с последовательным считыванием 11.9 является сигнальным входом БН 11, его тактовый вход является тактовым входом БН 11, вход S RS-триггера 11.4 является установочным входом БН 11, а вход первого инкрементора 11.2 является входом "Длина окна" БН 11. Вход ЭЗ 11.12 соединен со счетным входом первого Сч 11.1, являющегося синхронизирующим входом БН 11. Выход первого Сч 11.1 подключен к входу второго инкрементора 11.3 и к первому входу первого Комп 11.4. Выход второго инкрементора 11.3 соединен с входом коммутатора записи 11.10, N+1 выходов которого соединены с соответствующими N+1 входами "Разрешение записи" ОЗУ с последовательным считыванием 11.9. Выход первого инкрементора 11.2 соединен со вторыми входами первого и второго Комп 11.4 и 11.8. Выход первого Комп 11.4 подключен к установочному входу первого Сч 11.1 и входу R RS-триггера 11.5, выход которого соединен с управляющим входом ЭК 11.6. Выход ЭЗ 11.12 подключен к сигнальному входу ЭК 11.6, выход которого соединен со счетным входом второго Сч 11.7. Выход второго Сч 11.7 соединен с входом коммутатора считывания 11.11 и с первым входом второго Комп 11.8, выход которого соединен с установочным входом второго Сч 11.7. N+1 выходов коммутатора считывания подключены к соответствующим N+1 входам "Разрешение чтения" ОЗУ с последовательным считыванием 11.9. Сигнальный выход ОЗУ с последовательным считыванием 11.9 является сигнальным выходом БН 11.

ОЗУ с последовательным считыванием предназначено для записи, хранения и выдачи заданного количества реализаций сигналов. Его блок-схема представлена на фиг. 17 и включает 2(N_max+1) элемент И 11.9.1₁-11.9.1_Nmax+1 и 11.9.3₁-11.9.3_Nmax+1, N_max+1 блок памяти 11.9.2₁-11.9.2_Nmax+1 и регистр 11.9.4. Сигнальные входы второго, третьего, . . . , N_max+1 блоков памяти 11.9.2₂-11.9.2_Nmax+1 соединены с сигнальным входом первого блока памяти 11.9.2₁, являющегося сигнальным входом ОЗУ с последовательным считыванием 11.9. Вторые входы 2(N_max+1) элементов И 11.9.1₁- 11.9.1_Nmax+1 и 11.9.3₁-11.9.3_Nmax+1 подключены к выходу регистра 11.9.4, первые входы N_max+1 элементов И 11.9.1₁-11.9.1_Nmax+1 являются соответствующими N_max+1 входами "Разрешение записи", а первые входы N_max+1 элементов И 11.9.3₁-11.9.3_Nmax+1 являются соответствующими N_max+1 входами "Разрешение чтения" ОЗУ с последовательным считыванием 11.9. Выходы N_max+1 элементов И 11.9.1₁-11.9.1_Nmax+1 соединены с входами "Запись" соответствующих N_max+1 блоков памяти 11.9.2₁-11.9.2_Nmax+1, а выходы N_max+1 элементов И 11.9.3₁-11.9.3_Nmax+1 соединены с входами "Считывание" соответствующих N_max+1 блоков памяти 11.9.2₁-11.9.2_Nmax+1. Тактовые входы N_max блоков памяти 11.9.2₁-11.9.2_Nmax подключены к тактовому входу блока памяти 11.9.2_Nmax+1, являющегося тактовым входом ОЗУ с последовательным считыванием 11.9. Выходы N_max блоков памяти 11.9.2₂-11.9.2_Nmax+1 соединены с выходом первого блока памяти 11.9.2₁, являющегося сигнальным выходом ОЗУ с последовательным считыванием 11.9.

Блок дискриминации 12 предназначен для разделения сигналов, принимаемых трехэлементной антенной, определения их азимутов и углов места и идентификации рассчитанных значений углов прихода с принимаемыми сигналами. Его блок-схема представлена на фиг. 18 и включает первый и второй блоки векторного умножения (БВУ) 12.1₁, 12.1₂, Комп 12.2, коммутатор 12.3, первый, второй, третий и четвертый блоки весовых коэффициентов (БВК) 12.4₁-12.4₄, первый, второй, третий и четвертый Дел 12.5-12.8, первый, второй, третий и четвертый Выч 12.9-12.12 и первый и второй блоки углов 12.13₁, 12.13₂. Первый фазовый вход первого блока углов 12.13₁ и первый вход первого БВК 12.4₁, вторые входы второго и третьего БВК 12.4₂ и 12.4₃, четвертый вход четвертого БВК 12.4₄ и первый фазовый вход второго БВУ 12₂ соединены с первым фазовым входом первого БВУ 12₁, являющимся первым входом "Север-юг" БД 12. Первый информационный вход коммутатора 12.3 подключен ко второму фазовому входу первого БВУ 12₁, являющегося первым входом "Восток-запад" БД 12, а второй информационный вход коммутатора 12.3 соединен со вторым фазовым входом второго БВУ 12₂, являющегося вторым входом "Восток-запад" БД 12. Первый фазовый вход второго блока углов 12.13₂, второй вход первого БВК 12.4₁, третий вход второго БВК 12.4₂ и первый вход третьего БВК 12.4₃ подключены ко второму входу четвертого БВК 12.4₄, являющегося вторым входом "Восток-запад" БД 12. Первый и второй входы собственного вектора второго БВУ 12.1₂ соединены с первым и вторым входами собственного вектора первого БВУ 12.1₁, являющихся соответственно первым и вторым входами собственного вектора БД 12. Выход первого БВУ 12.1₁ соединен с первым входом Комп 12.2, второй вход которого подключен к выходу второго БВУ 12.1₂, а выход Комп соединен с управляющим входом коммутатора 12.3. Первый выход коммутатора 12.3 соединен со вторым фазовым входом первого блока углов 12.13₁, третьим входом первого БВК 12.4₁, четвертыми входами второго и третьего БВК 12.4₂ и 12.4₃ и первым входом четвертого БВК 12.4₄. Второй выход коммутатора 12.3 соединен со вторым фазовым входом второго блока углов 12.13₂, четвертым входом первого БВК 12.4₁, первым входом второго БВК 12.4₂, третьими входами третьего и четвертого БВК 12.4₃ и 12.4₄. Входы "База" и "Частота" первого блока углов 12.13₁ соединены с одноименными входами второго блока углов 12.13₂, являющихся соответствующими входами блока дискриминации. Выходы первого, второго, третьего и четвертого БВК 12.4₁ подключены ко вторым входам соответственно первого, второго, третьего и четвертого Дел 12.5-12.8. Первый вход третьего Дел 12.5 соединен с первым входом первого Дел 12.7, являющегося вторым сигнальным входом БД 12. Первый вход второго Дел 12.6 соединен с первым входом четвертого Дел 12.8, являющегося третьим сигнальным входом БД 12. Выход первого Дел 12.5 подключен ко второму входу первого Выч 12.9. выход второго Дел 12.6 соединен со вторым входом второго Выч 12.10, выход третьего Дел 12.7 подключен ко второму входу третьего Выч 12.11, выход четвертого Дел 12.8 соединен со вторым входом четвертого Выч 12.12. Первый вход третьего Выч 12.11 соединен с первым входом первого Выч 12.9, являющегося первым сигнальным входом БД 12. Выход первого Выч 12.9 подключен к первому входу второго Выч 12.10, выход третьего Выч 12.11 соединен с первым входом четвертого Выч 12.12. Выходы третьего и четвертого Выч 12.10 и 12.12 являются соответственно первым и вторым сигнальными выходами БД 12, а азимутальные и угломестные выходы первого и второго блоков углов 12.13₁ и 12.13₂ являются соответственно первыми и вторыми азимутальными и угломестными выходами БД 12.

Блок векторного умножения 12.1, показанный на фиг. 19, предназначен для расчета величины произведения вектора разностей фаз на собственный вектор кумулянтной матрицы и состоит из первого и второго вычислителей комплексной экспоненты 12.1.1 и 12.1.2, первого и второго Умн 12.1.3 и 12.1.4, Сум 12.1.5, инкрементора 12.1.6 и вычислителя обратной величины 12.1.7. Первые входы первого и второго вычислителей комплексной экспоненты 12.1.1 и 12.1.2 являются соответственно первым и вторым фазовыми входами БВУ 12.1 и соединены с первыми входами соответственно первого и второго Умн 12.1.3 и 12.1.4, их вторые входы являются соответственно первым и вторым входами собственного вектора БВУ 12.1. Выходы первого и второго Умн 12.1.3 и 12.1.4 соединены соответственно с первым и вторым входами Сум 12.1.5, выход которого подключен к входу инкрементора 12.1.6. Выход инкрементора 12.1.6 соединен с входом вычислителя обратной величины 12.1.7, выход которого является выходом БВУ 12.1.

Блок весового коэффициента 12.4 предназначен для расчета значений весовых коэффициентов, обеспечивающих разделение двух сигналов, принимаемых трехэлементной антенной. Его блок-схема представлена на фиг. 20 и состоит из первого, второго, третьего и четвертого вычислителей комплексной экспоненты 12.4.1-12.4.4, Дел 12.4.5, Умн 12.4.6 и Выч 12.4.7. Входы первого, второго, третьего и четвертого вычислителей комплексной экспоненты являются соответственно первым, вторым, третьим и четвертым входами БВК. Выход первого вычислителя комплексной экспоненты 12.4.1 подключен к первому входу Выч 12.4.7, выход второго вычислителя комплексной экспоненты 12.4.2 соединен с первым входом Дел 12.4.5, а выход третьего вычислителя комплексной экспоненты 12.4.3 подключен к его второму входу, выход четвертого вычислителя комплексной экспоненты 12.4.1 соединен со вторым входом Умн 12.4.6. Выход Дел 12.4.5 соединен с первым входом Умн 12.4.6, его выход подключен ко второму входу Выч 12.4.7. Выход Выч 12.4.7 является выходом БВК 12.4.

Блок углов 12.13 предназначен для расчета азимута и угла места сигнала, принимаемого трехэлементной антенной системой, элементы которой установлены в вершинах прямоугольного треугольника по результатам расчета разностей фаз. Его блок-схема показана на фиг. 21 и состоит из первого и второго Дел 12,13.1, 12.13.2, вычислителя арктангенса 12.13.3, первого, второго и третьего Кв 12.13.4 - 12.13.6, Умн на константу 12.13.7, Умн 12.13.8, Сум 12.13.9, вычислителя квадратного корня 12.13.10 и вычислителя арккосинуса 12.13.11. Входы первого и второго Кв 12.13.4 и 12.13.5 соединены соответственно с первым и вторым входами первого Дел 12.13.1, являются первым и вторым фазовыми входами блока углов 12.13, выход первого Дел 12.13.1 соединен с входом вычислителя арктангенса 12.13.3. Выходы первого и второго Кв 12.13.4 и 12.13.5 подключены соответственно к первому и второму входам Сум 12.13.9, выход которого соединен с первым входом второго Дел 12.13.2. Вход Умн на константу 12.13.7 является входом "База" блока углов 12.13, а его выход подключен к первому входу Умн 12.13.8, второй вход которого является входом "Частота" блока углов 12.13. Выход Умн 12.13.8 соединен с входом третьего Кв 12.13.6, а его выход подключен ко второму входу второго Дел 12.13.2. Выход второго Дел 12.13.2 соединен с входом вычислителя квадратного корня 12.13.10, выход которого подключен к входу вычислителя арккосинуса 12.13.11. Выходы вычислителя арктангенса 12.3.3 и вычислителя арккосинуса 12.13.11 являются соответственно азимутальным и угломестным выходами блока углов 12.13.

Цифровые схемы Сум, Выч, Умн, Дел, Кв, Умн на константу, вычислителей арктангенса и квадратного корня известны и описаны, например, в [5]. На базе Сум и регистра может быть реализован инкрементор (сумматор числа и 1), а на базе Выч и регистра - декрементор (вычитатель 1 из числа). Примеры реализации перечисленных элементов приведены в [5] на фиг. 24-42. Вычислитель обратной величины (1/X) может быть построен на основе регистра и делителя. Пример его реализации приведен в [5] на фиг. 24. Схемы построения коммутаторов известны и описаны, например, в книге В.Н. Вениаминов и др. "Микросхемы и их применение". М.: Радио и связь, 1989. Пример реализации коммутатора показан на фиг. 22. Блоки ячеек памяти могут быть построены на элементах запоминающих устройств, схемы которых известны и описаны, например, в книге В.Н. Вениаминов и др. "Микросхемы и их применение". М.: Радио и связь, 1989, с. 98-152. По известным правилам [6, 7, 10] на базе известных схем элементов могут быть построены схемы Дел мнимой части комплексного числа на его действительную с обратным знаком и вычислителя арккосинуса. Примеры их реализации приведены на фиг. 23 и 24.

Вычисление арккосинуса производится по формуле разложения в степенной ряд [9, стр. 624]

Вычисление комплексной экспоненты может выполняться по формуле [9, стр. 36]
exp(-jφ) = cos(φ)-jsin(φ).
Схемы вычислителей модуля комплексного числа, синуса и косинуса известны, примеры их реализации приведены в [5] на фиг. 33, 36 и 37 соответственно. Пример реализации вычислителя комплексной экспоненты приведен на фиг. 25.

Входящие в первый и второй варианты заявляемого цифрового радиопеленгатора накопители, блоки квадратурного преобразования и блоки матричной обработки идентичны.

Общим в принципе работы первого и второго вариантов заявленных цифровых радиопеленгаторов является использование кумулянтной матрицы для расчета значений пространственных параметров интерферирующих сигналов, а также применение пространственной фильтрации для разделения сигналов и идентификации получаемых оценок пространственных параметров с принимаемыми сигналами. Кроме того, использование кумулянтной матрицы обеспечивает возможность получения оценки углов прихода наиболее мощного из интерферирующих сигналов даже когда их количество превышает число степеней формируемой матрицы. В первом варианте используется эффект расширения апертуры антенной системы, позволяющий измерять азимуты двух сигналов, действующих на фоне шумов, при помощи двухэлементной антенной системы. Во втором варианте дополнительно обеспечена возможность измерения пространственных параметров коррелированных сигналов, в том числе и углов места интерферирующих сигналов.

Цифровой радиопеленгатор (Вариант I) работает следующим образом. Электромагнитное поле в районе развертывания антенной системы образовано двумя радиосигналами, занимающими общую полосу частот и отличающимися азимутом. В первой (опорной) и во второй антеннах наводится суммарная ЭДС, образующаяся в результате сложения первого и второго сигналов. Каждый из сигналов, принимаемых второй антенной, отличается от первого и второго сигналов, принимаемых опорной антенной, величиной разности фаз, определяемой величиной угла прихода соответствующих сигналов, которая может быть рассчитана как

где d - расстояние между первой и второй антеннами; l - длина волны; q - азимут.

Таким образом, сигналы в первой и второй антеннах могут быть записаны в виде:

где суммарные сигналы соответственно в первой и второй антеннах; S₁(t) - первый сигнал; S₂(t) - второй сигнал.

Наведенная в первой и второй антеннах антенного блока ЭДС поступает на входы соответствующих радиоприемников 2₁ и 2₂, настроенных на одну частоту, где решается задача усиления и выделения полезного сигнала. Код частоты с одноименного выхода второго радиоприемника поступает на соответствующий вход БД. С выхода промежуточной частоты радиоприемников 2₁ и 2₂ сигналы поступают на входы соответствующих АЦП 3₁ и 3₂, где аналоговые сигналы преобразуются в последовательность N-разрядных двоичных отсчетов, появляющихся синхронно на выходах всех АЦП с периодом τ. Для повышения быстродействия пеленгатора все
сигнальные связи после АЦП выполняются параллельными шинами с разрядностью не менее количества разрядов АЦП, а для передачи комплексных данных разрядность шин данных удваивается. Соответственно, N-канальными являются и все элементы схемы: Сум, ЭК, Инв и т.п. Сформированные в АЦП последовательности отсчетов поступают на входы соответствующих ЭК 4.10 БУ 4, нормально закрытых. В исходном состоянии на установочный и кадровый выходы БУ 4 поступает сигнал логического нуля. На выход "База" БУ поступает число, соответствующее расстоянию между первой и второй антеннами в метрах, которое поступает на одноименный вход БД. Сигнал логического нуля на установочном входе БКМ 7 устанавливает Сч 7.14.8.3 усреднителей 7.14.8 кумулянтных блоков в исходное состояние. На выход "Количество" БУ 4 с датчика длины реализации 4.3 поступает кодовая комбинация, соответствующая заданному числу. При нажатии кнопки "Измерение" БУ 4 замыкается цепь, по которой отсчеты с выхода первого и второго АЦП начинают поступать на входы первого и второго накопителей соответственно. Кроме того, на управляющем выходе БУ 4 появляется сигнал логической единицы, поступающий на установочный вход БКМ 7. После накопления заданного количества отсчетов в БУ 4 формируется сигнал логической единицы, поступающий на его кадровый выход и, далее, на кадровые входы первых и вторых Н 5₁ и 5₂, разрешая считывание накопленных отсчетов, БКП 6₁ и 6₂, устанавливая их Сч в исходное состояние. Сформированные реализации сигналов с выходов обоих Н поступают на входы соответствующих БКП 6₁ и 6₂, где из последовательности действительных отсчетов формируется комплексная последовательность данных. После окончания квадратурного преобразования реализации сигнала с синхронизирующего выхода первого БКП 6₁ на соответствующий вход БКМ 7 поступает синхросигнал. Сформированные комплексные последовательности поступают на сигнальные входы БКМ 7 и, через первый и второй Э3 10 и 11, на первый и второй сигнальные входы БД 12. В БКМ 7 производится вычисление значений тех кумулянтных функций четвертого порядка, которые несут информацию о величине пространственной разности фаз между первой и второй антеннами и удвоенной величине пространственной разности фаз, которая должна быть между первой и третьей, отсутствующей антенны, удаленной от первой на расстояние 2d и "автокумулянтных" функций, соответствующих случаю ненаправленного приема. Рассчитанные значения кумулянтных функций поступают на входы БМО 8 в порядке, соответствующем порядку элементов ковариационной матрицы трехэлементной антенной системы.

В БМО 8 производится расчет собственного вектора (СВ) матрицы, соответствующего ее минимальному собственному значению (шумового СВ). В рассматриваемом варианте реализован классический способ расчета собственных значений и СВ [И. Н. Бронштейн, К.А. Семендяев, Справочник по математике для инженеров и учащихся ВТУЗов. М.: Наука, 1981, с. 195], причем СВ нормируется относительно своего первого элемента (принимается равным единице). Рассчитанные значения второго и третьего элементов СВ поступают на первый и второй входы БФ 9, где производится вычисление комплексной разности фаз сигналов между первой и второй антеннами антенного блока как корней квадратного уравнения:

где z = exp(-j·φ) - искомая разность фаз; шумовой собственный вектор кумулянтной матрицы.

Вычисленные разности фаз поступают на первый и второй фазовые входы БД 12 соответственно. Одновременно с этим на первый и второй сигнальные входы БД 12 начинают поступать комплексные отсчеты обрабатываемой реализации сигнала с выходов первого и второго ЭЗ 10 и 11. Одновременность поступления отсчетов и комплексных разностей фаз на соответствующие входы БД 12 обеспечивается выбором таких значений параметров ЭЗ 10 и 11, при которых обеспечивается равенство времени задержки и времени, необходимого для расчета значений комплексных разностей фаз. В БД 12 производится разделение первого и второго сигналов и расчет их азимутов. Разделение сигналов производится с использованием известных способов пространственной фильтрации путем умножения сигналов первой и второй антенн соответственно на первый и второй элементы векторов вида с последующим их сложением:

Расчет азимутов производится в соответствии с выражением

где комплексные значения пространственных разностей фаз первого и второго сигналов на элементах антенной системы; c - скорость света. Первые сигнальный и азимутальный и вторые сигнальный и азимутальный выходы БД являются соответствующими выходами цифрового радиопеленгатора.

Блок управления 4 работает следующим образом. На датчике "База", например, ручном переключателе или коммутационном поле устанавливается значение разноса между первой и второй антеннами, которое постоянно поступает на выход "База" БУ. Нажатием кнопки "Измерение" 4.1 на вход S триггера 4.12 подается логическая единица, устанавливающая его выход в состояние "1". Сигнал логической единицы закрывает электронные ключи 4.13₁ и 4.13₂, нормально открытые, и информационные последовательности с выхода АЦП начинают поступать на входы буферных накопителей 5₁ и 5₂. Датчиком 4.3, например, ручным переключателем, задается необходимая для разделения сигналов длина выборки. Опытным путем установлено, что для решения большинства практических задач достаточно ограничиться 2⁸-2¹⁴ (256-16384) отсчетами сигнала. Уменьшение длины реализации приводит к существенному росту ошибок измерения азимута. Максимальная длительность реализации ограничивается длительностью сигнала, отличием реальных условий распространения радиоволн от реальных и возможностями технической реализации накопителей. Заданное количество отсчетов поступает на выход "Количество" БУ 4 и на первый вход первого Комп 4.4, где с ним сравнивается поступающее на второй вход определенное в первом Сч 4.2 текущее количество отсчетов. Количество накопленных отсчетов определяется подсчетом числа тактов с выхода БОЧ 11. При совпадении чисел на входах первого Комп 4.5 он вырабатывает сигнал логической единицы, поступающий на счетный вход второго Сч 4.5, на установочный вход первого Сч 4.2, устанавливая его в исходное состояние, и на кадровый выход БУ 4. Датчиком 4.7, например, ручным переключателем, задается необходимое количество измерений, что необходимо для статистического усреднения результатов пеленгования, а также для решения задачи раздельного приема сигналов, приходящих с разных направлений либо разделения сигнала и помехи. Заданное количество измерений поступает на первый вход второго Комп 4.6, где сравнивается с количеством обработанных реализаций, определенным вторым Сч 4.5. Если количество обработанных реализаций меньше заданного датчиком количества измерений, то на выходе второго Комп формируется логический ноль, который не меняет состояние триггера. Первый Сч 4.2 начинает счет тактовых импульсов с нуля, поэтому на выходе первого Комп состояние логической единицы меняется на противоположное. При совпадении чисел на входах второго Комп на его выходе формируется сигнал логической единицы, поступающий на первый вход элемента И 4.9, на второй вход которого поступает сигнал с кнопки "Непрерывное измерение" 4.10. Если кнопка "Непрерывное измерение" 4.10 не нажата, то на второй вход элемента И 4.9 поступает сигнал логической единицы и количество обрабатываемых реализаций определяется датчиком количества измерений 4.7. При этом сигнал логической единицы, поступая на вход элемента И, проходит на второй вход элемента ИЛИ 4.11 и, далее, на вход R триггера 4.9. Поступающая на вход R триггера логическая единица устанавливает на его выходе логический ноль, при этом электронные ключи 4.13₁ и 4.13₂ устанавливаются в исходное состояние и, тем самым, разрывают цепь накопления сигнала. Кроме того, логический ноль поступает на установочный вход БКМ 7. RS-триггер находится в состоянии ожидания ввода (логический ноль на обоих входах). Тем самым цифровой радиопеленгатор в целом переводится в состояние ожидания. При работе в режиме непрерывного измерения на первый вход элемента И 4.9 поступает сигнал логического нуля, блокируя прохождение сигнала логической единицы с выхода второго Комп 4.6 на второй вход элемента ИЛИ 4.11 и, далее, на вход R триггера 4.9. Перевод цифрового пеленгатора в состояние ожидания при работе в режиме непрерывного измерения осуществляется нажатием кнопки "Сброс" 4.10. При этом сигнал логической единицы, поступая на вход R триггера через элемент ИЛИ 4.8, устанавливает на его выходе логический ноль, переводя цифровой радиопеленгатор в режим ожидания.

Блок квадратурного преобразования работает следующим образом. В первом блоке ДПФ 6.1 производится расчет спектра последовательности отсчетов с выхода БН. Следует отметить, что спектр реализации действительного сигнала длиной N отсчетов, рассчитанный по алгоритму ДПФ, содержит N комплексных спектральных составляющих, причем он симметричен относительно N/2 составляющей. Рассчитанный в блоке ДПФ 6.1 спектр сигнала с его сигнального выхода через ЭК 6.5, нормально закрытый, поступает на вход второго блока ДПФ 6.6. Одновременно с этим с тактового выхода первого блока ДПФ 6.1 на счетный вход Сч 6.2 начинают поступать тактовые импульсы. Таким образом, Сч 6.2 определяет количество считанных с выхода первого блока ДПФ 6.1 составляющих спектра сигнала, которое в Комп 6.4 сравнивается с половиной заданной длины реализации. После считывания с выхода первого блока ДПФ 6.1 первой половины спектра состояние Сч 6.2 достигает значения половины длины реализации, при этом на выходе Комп 6.4 формируется сигнал логической единицы, закрывающий ЭК 6.5. После окончания считывания спектра с сигнального выхода первого блока ДПФ 6.1 на его синхронизирующем выходе формируется сигнал "Конец реализации" (логическая единица), поступающий на установочный вход первого Сч 6.2 до начала считывания следующей реализации спектра. В результате выполнения преобразования Фурье половины комплексного спектра сигнала во втором блоке ДПФ 6.6 происходит его преобразование во временную область и разделение на синфазную (действительную) и квадратурную (мнимую) составляющие. Таким образом, на выход БКП 6 поступает реализация сигнала в комплексном виде. Сигнал "Конец реализации" с выхода второго блока ДПФ 6.6 инвертируется и поступает на синхронизирующий выход БКП 6.

БКМ 7 работает следующим образом. В первом и втором Инв мнимой части 7.1 и 7.2 формируются комплексно-сопряженные реализации сигналов соответственно с первого и второго входов БКМ 7, причем операция смены знака мнимой части занимает один такт, а в первом и втором ЭЗ 7.3 и 7.4 производится задержка исходных реализаций комплексных сигналов на один такт. Этим обеспечивается синхронность сигнала и его комплексно-сопряженной копии. Сигналы и их комплексно-сопряженные копии поступают на соответствующие входы КБ 7.14₁ - 7.14₆, где производится расчет значений кумулянтных функций, являющихся соответственно первым, вторым, третьим, пятым, шестым и девятым элементами кумулянтной матрицы. Следует отметить, что четвертый, седьмой и восьмой элементы кумулянтной матрицы отличаются от значений соответственно второго, третьего и шестого элементов только знаком мнимой части, поэтому их расчет производится при помощи Инв мнимой части. Одновременность появления значений элементов матрицы на выходах БКМ 7 обеспечивается ЭЗ 7.6-7.11.

Кумулянтный блок 7.14 работает следующим образом. Поступающие на его сигнальные входы отсчеты сигналов соответствующим образом перемножаются в Умн и поступают на входы соответствующих усреднителей, где производится расчет выборочных значений моментов второго и четвертого порядков реализации, являющейся случайным процессом, причем в первом усреднителе рассчитывается значение эксцесса, в то время как во всех остальных - значение дисперсии. Из значения значение четвертого центрального момента вычитается сумма трех произведений дисперсии. Для обеспечения синхронности поступления значений на входы Выч значение эксцесса поступает через ЭЗ.

Усреднитель 7.14.8 работает следующим образом. На вход ЭЗ 7.14.8.3 с выхода первого БКП 6₁ поступает инвертированный сигнал "Конец реализации". Через интервал времени Δτ он открывает ЭК 7.14.8.4, нормально закрытого, и на счетный вход Сч 7.14.8.5 начинает поступать последовательность тактовых импульсов. Параметры ЭЗ подбирают таким образом, чтобы за интервал времени _Dt первый отсчет реализации сигнала прошел все промежуточные этапы обработки между БКП 6 и усреднителем. Сч определяет количество отсчетов, поступивших на вход сумматоpa-накопителя 7.14.8.1, и при совпадении состояния Сч с заданной длиной реализации на выходе Комп 7.14.8.6 формируется сигнал логической единицы, разрешающий считывание информации с выхода сумматора-накопителя 7.14.8.1. Сумма, накопленная в сумматоре-накопителе 7.14.8.1, поступает на первый вход Дел 7.14.8.2, на второй вход которого поступает число, равное заданной в БУ 4 длине реализации. Кроме того, сигнал логической единицы с выхода Комп 7.14.8.6 через второй ЭЗ 7.14.8.7 и элемент ИЛИ 7.14.8.8 поступает на управляющий вход сумматора-накопителя 7.14.8.1, устанавливая его в исходное состояние. Кроме того, предусмотрена возможность обнуления сумматора-накопителя при нажатии кнопки "Сброс" БУ 4. При этом инвертированный сигнал логического нуля на управляющем входе сумматора-накопителя 7.14.8.1 устанавливает его в исходное состояние.

В блоке фаз 9 расчет значений разностей фаз осуществляется решением квадратного уравнения. Для этого значение второго элемента СВ делится на минус два и возводится во вторую степень. Из второй степени второго элемента СВ вычитается умноженное на четыре значение третьего элемента СВ. Из полученной разности вычисляется квадратный корень, значение которого делится на два. Полученное значение вычитается из деленного на минус два значения второго элемента СВ во втором Выч 9.7 и складывается с ним в Сум 9.8. Таким образом, на первом и втором выходах БФ 9 формируются значения разностей фаз, соответствующих углам прихода первого и второго сигналов. При этом принято считать, что на первом выходе блока фаз формируется разность фаз, соответствующая первому сигналу, а на втором выходе - разность фаз, соответствующая второму сигналу.

Блок дискриминации 12 работает следующим образом. Разделение сигналов по пространственному признаку производится за счет противофазного сложения соответствующих сигналов с выходов первого и второго БКП 6₁ и 6₂. Для этого в первом и втором Дел производится деление сигнала с выхода второго БКП 6₂, поступающего на их первые входы, на величину, соответствующую величине пространственной разности фаз первого и второго сигналов, рассчитанной в БФ 9. В результате в суммарном сигнале на выходе первого Дел первый сигнал становится синфазным первому сигналу с выхода первого БКП 6₁, а в суммарном сигнале на выходе второго Дел второй сигнал становится синфазным второму сигналу с выхода первого БКП 6₁. При вычитании из сигнала с выхода первого БКП 6₁ сигналов с выхода первого и второго Дел происходит подавление энергии соответственно первого и второго сигналов. Таким образом, на выходе первого Выч остается второй сигнал, который поступает на первый сигнальный выход БД 12, а на выходе второго Выч - первый сигнал, который поступает на второй сигнальный выход БД 12. Расчет углов прихода производится в результате последовательно выполняемых операций деления мнимой части комплексной разности фаз на действительную с обратным знаком, вычисления арктангенса полученного частного, деления полученного результата на волновое число, определяемое как 2πd/λ, и вычисления арккосинуса полученного частного для каждого из рассчитанных в БФ значений комплексной разности фаз. При этом в соответствие второму сигналу, поступающему на первый сигнальный выход БД, ставится азимут, рассчитанный по разности фаз со второго выхода БФ, который поступает на первый азимутальный выход БД, а в соответствие первому сигналу, поступающему на второй сигнальный выход БД, ставится азимут, рассчитанный по разности фаз с первого выхода БФ, который поступает на второй азимутальный выход БД.

Цифровой радиопеленгатор (Вариант II) работает следующим образом. Электромагнитное поле в районе развертывания антенной системы образовано двумя радиосигналами, занимающими общую полосу частот и отличающимися азимутами и углами места. В первой (опорной) и во второй антеннах наводится суммарная ЭДС, образующаяся в результате сложения первого и второго сигналов. Каждый из сигналов, принимаемых второй антенной, отличается от первого и второго сигналов, принимаемых опорной антенной, разностью фаз, определяемой величиной угла прихода соответствующих сигналов, которая может быть рассчитана как


где d - расстояние между первой и второй антеннами; l - длина волны; q - азимут; b - угол места.

Таким образом, сигналы в первой, второй и третьей антеннах могут быть записаны в виде:



где суммарные сигналы соответственно в первой и второй антеннах; S₁(t) - первый сигнал; S₂(t) - второй сигнал.

Наведенная в первой, второй и третьей антеннах антенного блока ЭДС поступает на входы соответствующих радиоприемников 2₁, 2₂ и 2₃, настроенных на одну частоту, где решается задача усиления и выделения полезного сигнала. Код частоты с одноименного выхода третьего радиоприемника поступает на соответствующий вход БД. С выхода промежуточной частоты радиоприемников 2₁, 2₂ и 2₃ сигналы поступают на входы соответствующих АЦП 3₁, 3₂ и 3₃, где аналоговые сигналы преобразуются в последовательность N-разрядных двоичных отсчетов, появляющихся синхронно на выходах всех АЦП с периодом τ, равным периоду следования тактовых импульсов. Для повышения быстродействия пеленгатора все сигнальные связи после АЦП выполняются параллельными шинами с разрядностью не менее количества разрядов (N) АЦП, а для передачи комплексных данных разрядность шин данных удваивается. Соответственно, N-канальными являются и все элементы схемы: Сум, ЭК, Инв и т.п. Сформированные в АЦП последовательности отсчетов поступают на входы соответствующих ЭК 4.10 БУ 4, нормально закрытых. В исходном состоянии на установочный и кадровый выходы БУ 4 поступает сигнал логического нуля. На выход "База" БУ поступает число, соответствующее расстоянию между первой и второй и первой и третьей антеннами в метрах, которое поступает на одноименный вход БД. Сигнал логического нуля на установочном входе БКМ 7 устанавливает Сч 7.16.8.3 усреднителей 7.16.8 кумулянтных блоков в исходное состояние. На выход "Количество" БУ 4 с датчика длины реализации 4.3 поступает кодовая комбинация, соответствующая заданному числу отсчетов на реализацию, а на выход "Длина окна" - кодовая комбинация, соответствующая заданному количеству усредняемых матриц. При нажатии кнопки "Измерение" БУ 4 замыкается цепь, по которой отсчеты с выходов АЦП начинают поступать на входы соответствующих Н. Кроме того, на установочном выходе БУ 4 появляется сигнал логической единицы, поступающий на установочные входы БКМ 7, сумматора-накопителя скользящего окна 8 и БН 11₁-11₃. После накопления реализации сигналов заданной длительности на кадровом выходе БУ 4 формируется сигнал логической единицы, поступающий на кадровые входы Н 5₁-5₃, разрешая считывание накопленных отсчетов. Сформированные реализации сигналов с выходов Н поступают на входы соответствующих БКП 6₁-6₃, где из последовательности действительных отсчетов формируется комплексная последовательность данных. После окончания квадратурного преобразования реализации сигнала с синхронизирующего выхода первого БКП 6₁ на соответствующий вход БКМ 7 и кадровые входы сумматора-накопителя скользящего окна 8 и БН 11₁-11₃ поступает синхросигнал. Сформированные комплексные последовательности поступают на сигнальные входы БКМ 7 и на сигнальные входы первого, второго и третьего БН 11₁-11₃. В БКМ 7 производится вычисление значений тех кумулянтных функций четвертого порядка, которые несут информацию о величине пространственной разности фаз между опорной и северной и опорной и восточной антеннами и "автокумулянтных" функций. Рассчитанные значения кумулянтных функций поступают на входы сумматора-накопителя скользящего окна 8, где производится накопление заданного в БУ 4 количества кумулянтных матриц в режиме скользящего окна и усреднение хранящихся матриц. После накопления заданного количества реализаций N производится считывание усредненной кумулянтной матрицы. Усредненные КМ поступают на соответствующие входы БКМ 9, где производится расчет шумового СВ, нормированного относительно его первого элемента. Такая нормировка позволяет упростить схемы БФ 10 и БД 12. Рассчитанные значения второго и третьего элементов шумового СВ по комплексным шинам данных поступают на первый и второй входы собственного вектора БД 12 и первый, второй, третий и четвертый входы БФ 10, причем на первый и третий входы БФ 10 поступают действительные части соответствующих элементов СВ, а на его второй и четвертый входы - мнимые части соответствующих элементов СВ. В БФ 10 производится расчет значений пространственных разностей фаз первого и второго сигналов на антеннах, условно называемых "Север-юг" и "Восток-запад", которые поступают на соответствующие входы БД 12. Реализации сигналов поступают на входы БН 11₁-11₃, запоминаются и хранятся в нем до окончания расчета разностей фаз в БФ 10 и считываются одновременно с поступлением на вход БД 12 разностей фаз с выхода БФ 10 в соответствующем порядке. В БД 12 производится разделение сигналов на основе способа пространственной фильтрации и расчет их углов прихода в горизонтальной и вертикальной плоскостях.

Блок управления 4 (Вариант II) работает следующим образом. На датчике "База", например ручном переключателе или коммутационном поле, устанавливается значение разноса между первой и второй антеннами, которое постоянно поступает на выход "База" БУ. Аналогичным образом на датчике длины скользящего окна задается количество усредняемых матриц, которое поступает на выход "Длина окна" БУ 4. Опытным путем установлено, что минимальное количество усредняемых матриц, при котором обеспечивается разделение частично коррелированных сигналов, равно трем. Максимальное количество ограничивается длительностью сигнала, отличием реальных условий распространения радиоволн от реальных и возможностями технической реализации накопителей. Рекомендуемая длина окна лежит в диапазоне 5-9 реализаций. Нажатием кнопки "Измерение" 4.1 на вход S триггера 4.12 подается логическая единица, устанавливающая его выход в состояние "1". Сигнал логической единицы закрывает ЭК 4.13₁-4.13₃, нормально открытые, и информационные последовательности с выхода АЦП начинают поступать на входы накопителей 5₁-5₃. Датчиком 4.3, например, ручным переключателем, задается необходимая для разделения сигналов длина выборки. Опытным путем установлено, что для решения большинства практических задач достаточно ограничиться 2⁸-2¹⁴ (256-16384) отсчетами сигнала. Уменьшение длины реализации приводит к существенному росту ошибок измерения азимута. Максимальная длительность реализации ограничивается длительностью сигнала, отличием реальных условий распространения радиоволн от реальных и возможностями технической реализации накопителей. Заданное количество отсчетов поступает на выход "Количество" БУ 4 и на первый вход первого Комп 4.4, где с ним сравнивается поступающее на второй вход определенное в первом Сч 4.2 текущее количество отсчетов. Количество накопленных отсчетов определяется подсчетом числа тактов с выхода БОЧ 11. При совпадении чисел на входах первого Комп 4.5 он вырабатывает сигнал логической единицы, поступающий на счетный вход второго Сч 4.5, на установочный вход первого Сч 4.2, устанавливая его в исходное состояние, и на кадровый выход БУ 4. Датчиком 4.7, например, ручным переключателем, задается необходимое количество измерений, что необходимо для статистического усреднения результатов пеленгования, а также для решения задачи раздельного приема сигналов, приходящих с разных направлений либо разделения сигнала и помехи. Заданное количество измерений умножается на длину окна и поступает на первый вход второго Комп 4.6, где сравнивается с количеством обработанных реализаций, определенным вторым Сч 4.5. Если количество обработанных реализаций меньше заданного датчиком количества измерений, то на выходе второго Комп формируется логический ноль, который не меняет состояние триггера. Первый Сч 4.2 начинает счет тактовых импульсов с нуля, поэтому на выходе первого Комп состояние логической единицы меняется на противоположное. При совпадении чисел на входах второго Комп на его выходе формируется сигнал логической единицы, поступающий на первый вход элемента И 4.9, на второй вход которого поступает сигнал с кнопки "Непрерывное измерение" 4.10. Если кнопка "Непрерывное измерение" 4.10 не нажата, то на второй вход элемента И 4.9 поступает сигнал логической единицы и количество обрабатываемых реализаций определяется датчиком количества измерений 4.7. При этом сигнал логической единицы, поступая на вход элемента И, проходит на второй вход элемента ИЛИ 4.11 и, далее, на вход R триггера 4.9. Поступающая на вход R триггера логическая единица устанавливает на его выходе логический ноль, при этом ЭК 4.13₁ и 4.13₂ устанавливаются в исходное состояние и, тем самым, разрывают цепь накопления сигнала. Кроме того, логический ноль поступает на установочный вход БКМ 7. RS-триггер находится в состоянии ожидания ввода (логический ноль на обоих входах). Тем самым цифровой радиопеленгатор в целом переводится в состояние ожидания. При работе в режиме непрерывного измерения на первый вход элемента И 4.9 поступает сигнал логического нуля, блокируя прохождение сигнала логической единицы с выхода второго Комп 4.6 на второй вход элемента ИЛИ 4.11 и, далее, на вход R триггера 4.9. Перевод цифрового пеленгатора в состояние ожидания при работе в режиме непрерывного измерения осуществляется нажатием кнопки "Сброс" 4.10. При этом сигнал логической единицы, поступая на вход R триггера через элемент ИЛИ 4.8, устанавливает на его выходе логический ноль, переводя цифровой радиопеленгатор в режим ожидания.

БКМ 7 (Вариант II) работает следующим образом. В первом, втором и третьем Инв мнимой части 7.1-7.3 производится формирование комплексно-сопряженной реализации сигналов соответственно с первого и второго входов БКМ 7, причем операция смены знака мнимой части занимает один такт, а в первом, втором и третьем ЭЗ 7.7-7.9 производится задержка исходных реализаций комплексных сигналов на один такт. Этим обеспечивается синхронность сигнала и его комплексно-сопряженной копии. Сигналы и их комплексно-сопряженные копии поступают на соответствующие входы КБ 7.16₁-7.16₆, где производится расчет значений кумулянтных функций, являющихся соответственно первым, вторым, третьим, пятым, шестым и девятым элементами кумулянтной матрицы. Следует отметить, что четвертый, седьмой и восьмой элементы кумулянтной матрицы отличаются от значений соответственно второго, третьего и шестого элементов только знаком мнимой части, поэтому их расчет производится при помощи Инв мнимой части. Одновременность появления значений элементов матрицы на выходах БКМ 7 обеспечивается ЭЗ 7.7-7.15.

Сумматор-накопитель скользящего окна работает следующим образом. В Сч осуществляется подсчет синхроимпульсов с синхронизирующего выхода первого БКП 6₁. Количество прошедших синхроимпульсов определяет номер блока ячейки памяти, в которую будет производиться запись КМ, и сравнивается со значением длины окна, увеличенным на единицу (L+1). Если состояние Сч меньше L+1, то на выходе Комп формируется логический ноль. Сигнал логического нуля, поступая на вход R триггера, запрещает считывание с ОЗУ с параллельным считыванием. Через количество тактов, определяемое количеством отсчетов в реализации и временем, необходимым для их обработки в БКМ 7, на девять сигнальных входов ОЗУ с параллельным считыванием поступят значения элементов КМ, которые запишутся в определенном состоянием Сч блоке ячеек памяти. После поступления на вход Сч L+1 синхроимпульса на выходе Комп сформируется сигнал логической единицы, который устанавливает Сч в исходное состояние и, поступая на вход R триггера, разрешает считывание информации изо всех блоков ячеек памяти. Считанные значения элементов КМ суммируются соответствующим образом и поступают на выход сумматора-накопителя скользящего окна. L+1 матрица поступает на вход ОЗУ с параллельным считыванием уже после окончания цикла считывания и записывается в первый блок ячеек памяти, L+2 матрица записывается во второй блок ячеек памяти и т.д. Состояние триггера при этом не меняется, разрешая считывание с ОЗУ с параллельным считыванием с поступлением каждого последующего синхроимпульса. Это обеспечивает запись и считывание в скользящем окне заданной длительности. Такой режим работы сумматора-накопителя скользящего окна сохраняется до тех пор, пока на установочный вход сумматора-накопителя скользящего окна не поступит сигнал логического нуля, по которому осуществляется стирание хранящейся в ОЗУ с параллельным считыванием информации, а триггер устанавливается в исходное состояние, запрещающее считывание с ОЗУ с параллельным считыванием.

ОЗУ с параллельным считыванием работает следующим образом. На вторые входы элементов И постоянно поступает сигнал логической единицы. На первый вход одного из элементов И поступает сигнал логической единицы с выхода коммутатора записи. Сигнал логической единицы с выхода элемента И разрешает запись информации в соответствующий блок ячеек памяти. Значения элементов КМ поступают на входы всех блоков ячеек памяти, однако записываются только в открытый для записи блок. Логический ноль на входах "Разрешение чтения" блоков ячеек памяти запрещает считывание хранящейся информации. При поступлении на них логической единицы с выхода элемента И сумматора-накопителя скользящего окна 8 происходит одновременное считывание информации из всех блоков ячеек памяти. При поступлении на установочный вход ОЗУ с параллельным считыванием логического нуля с установочного выхода БУ 4 все блоки ячеек памяти устанавливаются в исходное состояние.

Блок фаз 10 (Вариант II) работает следующим образом. Возведенные во вторую степень разность и сумма чисел, поступающих на его первый и третий входы, перемножаются, образуя первое слагаемое. Разность вторых степеней чисел, поступающих на второй и четвертый входы БФ 10, уменьшается на единицу и складывается с разностью вторых степеней чисел, поступающих на первый и третий входы БФ 10, и удвоенным значением числа, поступающего на третий вход БФ 10, образуя второй делитель. Кроме того, разность вторых степеней чисел, поступающих на второй и четвертый входы БФ 10, увеличенная на единицу, складывается с разностью вторых степеней чисел, поступающих на первый и третий входы БФ 10, после чего из полученной суммы вычитается удвоенное значение числа, поступающего на первый вход БФ 10, в результате чего формируется первый делитель. Наконец, разность вторых степеней чисел, поступающих на второй и четвертый входы БФ 10, увеличенная на единицу, умножается на вторую степень числа, поступившего на первый вход БФ 10, и складывается с разностью вторых степеней чисел, поступающих на четвертый и второй входы БФ 10, увеличенной на единицу и умноженной на вторую степень числа, поступившего на третий вход БФ 10. Полученная сумма складывается с суммой вторых степеней чисел, поступающих на второй и четвертый входы БФ 10, а удвоенный результат сложения уменьшается на единицу, образуя вычитаемое. Возведенные во вторую степень разность и сумма чисел, поступающих на второй и четвертый входы БФ 10, перемножаются, образуя второе слагаемое. Из разности суммы первого и второго слагаемых и вычитаемого вычисляется квадратный корень. Его значение, сложенное с удвоенным значением числа, поступающего на первый вход БФ 10, образует первое делимое, уменьшенное на эту же величину, образует второе делимое, сложенное с удвоенным значением числа, поступающего на четвертый вход БФ 10, образует третье делимое, а уменьшенное на эту же величину, образует четвертое делимое. Арктангенс частного первых делимого и Дел дает значение разности фаз одного сигнала на антеннах "Север-юг", арктангенс частного второго делимого и первого Дел дает значение разности фаз второго сигнала на антеннах "Север-юг", арктангенс частного первого делимого и второго Дел дает значение разности фаз одного сигнала на антеннах "Восток-запад", арктангенс частного вторых делимого и Дел дает значение разности фаз второго сигнала на антеннах "Восток-запад".

БН 11 работает следующим образом. В первом Сч с нулевым исходным состоянием осуществляется подсчет синхроимпульсов с синхронизирующего выхода первого БКП 6₁. Количество прошедших синхроимпульсов определяет номер блока ячейки памяти, в которую будет производится запись КМ, и сравнивается со значением длины окна, увеличенным на единицу (L + 1). Если состояние Сч меньше L + 1, то на выходе Комп формируется логический ноль. Сигнал логического нуля, поступая на вход R триггера, запрещает считывание с ОЗУ с последовательным считыванием и блокирует прохождение синхроимпульсов на ЭК и, далее, на второй Сч. При нулевом состоянии первого Сч сигнал логической единицы поступает на первый выход коммутатора записи, разрешая запись в первый блок ячеек памяти. Таким образом, первая реализация сигнала всегда записывается в первый блок ячеек памяти. По окончании первой реализаци на счетный вход первого Сч поступает синхроимпульс с синхронизирующего выхода БКП 6₁. Состояние первого Сч увеличивается на единицу, сигнал логической единицы поступает на второй выход коммутатора записи, разрешая запись следующей реализации сигнала во второй блок ячеек памяти. Такой режим работы сохраняется до тех пор, пока не будет накоплено L + 1 реализация сигнала. После поступления L + 1-го синхроимпульса начнется считывание первой усредненной матрицы с выхода сумматора-накопителя скользящего окна. Поэтому момент прихода L + 1 синхроимпульса определяет начало считывания первой реализации сигнала из ОЗУ с последовательным считыванием. Для обеспечения такого режима работы L + 2 реализация сигнала записывается в L + 2 блок ячеек памяти ОЗУ с последовательным считыванием. Сигнал логической единицы формируется на выходе первого Комп после поступления L + 2 синхроимпульса, устанавливая первый Сч в исходное состояние, а на выходе второго Комп - после L + 1 синхроимпульса, разрешая считывание из ОЗУ с последовательным считыванием, открывает ЭК, нормально закрытый. Через открытый ЭК на вход второго Сч начинают поступать синхроимпульсы, задержанные на величину _Dt, необходимую для проведения расчета разностей фаз в БФ 10. Коммутатор чтения подает сигнал логической единицы на один из входов "Разрешение чтения" ОЗУ с последовательным считыванием, причем при поступлении на его вход нуля все выходы коммутатора устанавливаются в состояние логического нуля. Таким образом, после поступления L+1 синхроимпульса в БН 11 начинается считывание реализации из первого блока ячеек памяти ОЗУ с последовательным считыванием и запись L+2 реализации в L+2 блок ячеек памяти ОЗУ с последовательным считыванием. После поступления L+2 синхроимпульса в БН 11 происходит считывание реализации из второго блока ячеек памяти ОЗУ с последовательным считыванием и запись L+3-й реализации в первый блок ячеек памяти ОЗУ с последовательным считыванием. Такой режим работы сохраняется до окончания цикла работы цифрового радиопеленгатора, определяемого появлением логического нуля на установочном выходе БУ 4. Сигнал логического нуля устанавливает триггер в исходное состояние, ЭК закрывается, разрывая цепь управления считыванием.

ОЗУ с последовательным считыванием работает следующим образом. На вторые входы элементов И постоянно поступает сигнал логической 1. На первый вход одного из элементов И поступает сигнал логической единицы с выхода коммутатора записи. Сигнал логической единицы с выхода элемента И разрешает запись информации в соответствующий блок ячеек памяти. Отсчеты сигналов поступают на входы всех блоков ячеек памяти, однако записываются только в открытый для записи блок. Логический ноль на входах "Разрешение чтения" блоков ячеек памяти запрещает считывание хранящейся информации. При поступлении на них логической единицы с выхода определяемого коммутатором чтения элемента И происходит считывание информации из данного блока ячеек памяти. При поступлении на установочный вход ОЗУ с параллельным считыванием логического нуля с установочного выхода БУ 4 все блоки ячеек памяти устанавливаются в исходное состояние.

БД 12 работает следующим образом. В БВУ производится расчет значения произведения вектора-строки на вектор-столбец, величина которого характеризует степень соответствия выбранного сочетания рассчитанных в БФ 10 разностей фаз в парах "Север-юг" и "Восток-запад" истинному. Правильному сочетанию соответствует максимальное значение произведения. При этом достаточно установить истинность одного сочетания. Составление пар истинных сочетаний обеспечивается при помощи коммутатора, управляемого выходом Комп. Разности фаз сигналов в соответствующих сочетаниях поступают на входы блоков весовых коэффициентов, являющихся делителями для сигналов, поступающих на второй и третий сигнальные входы БД 12. Результаты деления сигналов на весовые коэффициенты в соответствующем порядке вычитаются из сигнала, поступающего на первый сигнальный вход БД 12, в результате чего на выходе второго Выч обеспечивается подавление энергии второго, а на выходе четвертого Выч - первого сигнала. Кроме того, разности фаз сигналов в соответствующих сочетаниях поступают на входы блоков углов, где осуществляется расчет азимутов и углов места сигналов.

БВУ 12.1 работает следующим образом. Рассчитанные в БФ 10 разности фаз "Север-юг" и "Восток-запад", преобразованные в комплексную форму, перемножаются на соответствующие элементы шумового СВ, рассчитанные в БМО 9. Произведения складываются, к полученному значению прибавляется единица. После этого вычисляется величина, обратная полученному результату.

БВК 12.4 работает следующим образом. Рассчитанные в БФ 10 разности фаз преобразуются в комплексную форму. Из комплексной разности фаз, поступившей на первый вход БВК, вычитается частное комплексных разностей фаз, поступивших на второй и третий входы БВК, умноженное на комплексную разность фаз, поступившую на четвертый вход БВК.

Блок углов 12.13 работает следующим образом. Азимут вычисляется как арктангенс частного фаз, поступивших на первый и второй фазовые входы блока углов. Угол места определяется как арккосинус корня квадратного из суммы квадратов фаз, поделенной на вторую степень волнового числа. Волновое число рассчитывается как произведение константы 2π/c, где c - скорость света, на частоту сигнала в Герцах и величину расстояния между антенными элементами.

Таким образом, разработка двух вариантов цифровых радиопеленгаторов позволит расширить диапазон условий применения радиопеленгатора, повысить точность измерения пространственных параметров радиосигналов при отклонении параметров шума от модельных предположений, адаптировать состав антенной системы в зависимости от условий функционирования. Возможность разделения двух радиосигналов при помощи двухэлементной антенны позволяет повысить надежность радиопеленгатора. При этом в обоих вариантах обеспечивается возможность идентификации получаемых оценок углов прихода и интерферирующих сигналов.

Цифровой радиопеленгатор (Вариант I) позволяет измерять азимуты при интерференции двух некоррелированных (слабо коррелированных) сигналов, а при интерференции большего количества сигналов - азимут наиболее мощного сигнала на фоне шумов без увеличения количества антенных элементов, идентифицировать полученные оценки азимутов с интерферирующими сигналами и обладает более высокой точностью пеленгования при отклонении параметров шума от модельных.

Цифровой радиопеленгатор (Вариант II) позволяет измерять азимуты и углы места при интерференции двух сигналов, а при интерференции большего количества сигналов - азимут и угол места наиболее мощного сигнала на фоне шумов без увеличения количества антенных элементов, обладает более высокой точностью пеленгования при отклонении параметров шума от модельных и позволяет идентифицировать полученные оценки азимутов с интерферирующими сигналами. Кроме того, дополнительно обеспечена возможность пеленгования коррелированных (частично коррелированных, т.е. К_корр<0,9) сигналов и устранены ошибки оценивания азимута, возникающие при пеленговании пространственных радиоволн.

Кроме того, оба рассматриваемых варианта заявляемого цифрового радиопеленгатора позволяют повысить выходное отношение сигнал/шум+помеха.

Источники информации
1. И.С. Кукес, М.Е. Старик. Основы радиопеленгации. - М.: Советское радио, 1964, с. 428-458.

2. Патент США N 4062015, G 01 S 3/20 от 1977 г.

3. Патент ФРГ N 2242790, G 01 S 3/14 от 1976 г.

4. Патент ФРГ N 4014407, МКИ⁶ G 01 S 3/14 от 1991 г.

5. Патент РФ N 2115135, МКИ⁶ G 01 S 3/14 от 1997 г.

6. В.Н. Вениаминов и др. Микросхемы и их применение. М.: Радио и связь, 1989.

7. Д.А. Поспелов. Арифметические основы вычислительных машин дискретного действия. М.: Высшая школа, 1970, с 127-147, 200-214.

8. И.Н. Бронштейн, К.А. Семендяев. Справочник по математике для инженеров и учащихся ВТУЗов. М.: Наука, 1981, с. 466-469, 684.

9. Г. Корн, Т. Корн. Справочник по математике для научных работников и инженеров. М.: Наука, 1968.

10. В. А. Батушев и др. Микросхемы и их применение. М.: Радио и связь, 1983.

Формула изобретения

1. Цифровой радиопеленгатор, содержащий антенный блок, первый и второй выходы которого соединены с сигнальными входами соответственно первого и второго радиоприемников, гетеродинные входы которых подключены к гетеродинному выходу блока опорных частот, а выходы соединены с сигнальными входами соответственно первого и второго аналого-цифровых преобразователей, тактовые входы которых подключены к тактовому выходу блока опорных частот, а выходы соединены соответственно с первым и вторым сигнальными входами блока управления, и блок матричной обработки, отличающийся тем, что дополнительно введены первый и второй накопители, первый и второй блоки квадратурного преобразования, блоки кумулянтной матрицы, фаз, дискриминации и первый и второй элементы задержки, причем выход кода частоты настройки второго радиоприемника соединен с одноименным входом блока дискриминации, первый и второй сигнальные выходы блока управления соединены с сигнальными входами соответственно первого и второго накопителей, счетный вход блока управления соединен с выходом тактовой частоты блока опорных частот, его кадровый выход соединен с соответствующими входами первого и второго накопителей, установочный выход блока управления соединен с установочным входом блока кумулянтной матрицы, выход "База" подключен к одноименному входу блока дискриминации, а выход "Количество" соединен с одноименными входами первого и второго блоков квадратурного преобразования и блока кумулянтной матрицы, выходы первого и второго накопителей подключены к сигнальным входам соответственно первого и второго блоков квадратурного преобразования, сигнальные выходы которых соединены соответственно с первыми и вторыми сигнальными входами блоков кумулянтной матрицы и первого и второго элементов задержки, а синхронизирующий выход первого блока квадратурного преобразования подключен к синхронизирующему входу блока кумулянтной матрицы, тактовые входы блока кумулянтной матрицы, первых и вторых накопителей и блоков квадратурного преобразования соединены с выходом тактовой частоты блока опорных частот, а девять выходов блока кумулянтной матрицы подключены к соответствующим девяти входам блока матричной обработки, первый и второй выходы которого соединены соответственно с первым и вторым входами блока фаз, первый и второй выходы которого подключены соответственно к первому и второму фазовым входам блока дискриминации, выходы первого и второго элементов задержки соединены соответственно с первым и вторым сигнальными входами блоками дискриминации, попарно сгруппированные первые и вторые сигнальные и азимутальные выходы которого являются соответствующими сигнальными и азимутальными выходами цифрового радиопеленгатора.

2. Цифровой радиопеленгатор по п.1, отличающийся тем, что блок кумулянтной матрицы состоит из первого, второго, третьего, четвертого и пятого инверторов мнимой части, первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого элементов задержки и первого, второго, третьего, четвертого, пятого и шестого кумулянтных блоков, входы первого и второго элементов задержки соединены с входами соответственно первого и второго инверторов мнимой части, являющихся соответственно первым и вторым сигнальными входами блока кумулянтной матрицы, выход первого инвертора мнимой части соединен с первыми и третьими сигнальными входами первого, второго и третьего кумулянтных блоков и с первыми сигнальными входами четвертого и пятого кумулянтных блоков, выход первого элемента задержки подключен ко вторым сигнальным входам первого, второго и четвертого кумулянтных блоков и к четвертому сигнальному входу первого кумулянтного блока, выход второго инвертора мнимой части соединен с третьими сигнальными входами четвертого, пятого и шестого кумулянтных блоков и с первым сигнальным входом шестого кумулянтного блока, а выход второго элемента задержки подключен к четвертым сигнальным входам второго, третьего, четвертого, пятого и шестого кумулянтных блоков и ко вторым сигнальным входам третьего, пятого и шестого кумулянтных блоков, тактовые входы первого, второго, третьего, четвертого и пятого кумулянтных блоков соединены с тактовым входом шестого кумулянтного блока, являющегося тактовым входом блока кумулянтной матрицы, их входы "Количество" соединены с одноименным входом шестого кумулянтного блока, являющегося входом "Количество" блока кумулянтной матрицы, установочные входы соединены с установочным входом шестого кумулянтного блока, являющегося установочным входом блока кумулянтной матрицы, а синхронизирующие входы второго, третьего, четвертого, пятого и шестого кумулянтных блоков подключены к синхронизирующему входу первого кумулянтного блока, являющегося синхронизирующим входом блока кумулянтной матрицы, выход первого кумулянтного блока соединен с входом третьего элемента задержки, выход второго кумулянтного блока подключен к входам четвертого элемента задержки и третьего инвертора мнимой части, выход третьего кумулянтного блока соединен с входами пятого элемента задержки и четвертого инвертора мнимой части, выход четвертого кумулянтного блока подключен ко входу шестого элемента задержки, выход пятого кумулянтного блока соединен с входами седьмого элемента задержки и пятого инвертора мнимой части, а выход шестого кумулянтного блока подключен ко входу восьмого элемента задержки, причем выходы третьего элемента задержки, четвертого элемента задержки, третьего инвертора мнимой части, пятого элемента задержки, четвертого инвертора мнимой части, шестого и седьмого элементов задержки, пятого инвертора мнимой части и восьмого элемента задержки являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым выходами блока кумулянтной матрицы.

3. Цифровой радиопеленгатор, содержащий антенный блок, первый, второй и третий выходы которого соединены с сигнальными входами соответственно первого, второго и третьего радиоприемников, гетеродинные входы которых подключены к гетеродинному выходу блока опорных частот, а выходы соединены с сигнальными входами соответственно первого, второго и третьего аналого-цифровых преобразователей, тактовые входы которых подключены к тактовому выходу блока опорных частот, а выходы соединены соответственно с первым, вторым и третьим сигнальными входами блока управления, первый, второй и третий буферные накопители и блок матричной обработки, отличающийся тем, что дополнительно введены первый, второй и третий накопители, первый, второй и третий блоки квадратурного преобразования, блок кумулянтной матрицы, сумматор-накопитель скользящего окна, блоки фаз и дискриминации, причем выход кода частоты настройки третьего радиоприемника соединен с одноименным входом блока дискриминации, счетный вход блока управления соединен с выходом тактовой частоты блока опорных частот, его кадровый выход соединен с соответствующими входами первых, вторых и третьих накопителей, установочный выход соединен с установочными входами блока кумулянтной матрицы, сумматора-накопителя скользящего окна и первого, второго и третьего буферных накопителей, выход "База" подключен к одноименному входу блока дискриминации, выход "Количество" соединен с одноименными входами первого, второго и третьего блоков квадратурного преобразования и кумулянтной матрицы, выход "Длина окна" соединен с одноименными входами сумматора-накопителя скользящего окна и первого, второго и третьего буферных накопителей, а первый, второй и третий сигнальные выходы блока управления соединены с сигнальными входами соответственно первого, второго и третьего накопителей, тактовые входы которых подключены к тактовому выходу блока опорных частот, сигнальные выходы первого, второго и третьего накопителей подключены к сигнальным входам соответственно первого, второго и третьего блоков квадратурного преобразования, тактовые входы которых соединены с выходом тактовой частоты блока опорных частот, а сигнальные выходы первого, второго и третьего блоков квадратурного преобразования соответственно соединены с первым, вторым и третьим сигнальными входами блока кумулянтной матрицы и сигнальными входами соответственно первого, второго и третьего буферных накопителей, синхронизирующий выход первого блока квадратурного преобразования подключен к одноименным входам блока кумулянтной матрицы, сумматора-накопителя скользящего окна и первого, второго и третьего буферных накопителей, тактовые входы блока кумулянтной матрицы, сумматора-накопителя скользящего окна и первого, второго и третьего буферных накопителей соединены с выходом тактовой частоты блока опорных частот, девять выходов блока кумулянтной матрицы соответственно подключены к девяти сигнальным входам сумматора-накопителя скользящего окна, а его девять выходов соответственно соединены с девятью входами блока матричной обработки, первый выход которого соединен шиной комплексных данных с первым входом собственного вектора блока дискриминации и с первым и вторым входами блока фаз, причем к первому входу блока фаз подключена действительная часть шины комплексных данных, а со вторым входом блока фаз соединена мнимая часть шины комплексных данных, второй выход блока матричной обработки соединен шиной комплексных данных со вторым входом собственного вектора блока дискриминации и с третьим и четвертым входами блока фаз, причем к третьему входу блока фаз подключена действительная часть шины комплексных данных, а с четвертым входом блока фаз соединена мнимая часть шины комплексных данных, первый и второй выходы "Север-юг" блока фаз подключены соответственно к первому и второму входам "Север-юг" блока дискриминации, а первый и второй выходы "Восток-запад" блока фаз соединены с первым и вторым входами "Восток-запад" блока дискриминации, выходы первого, второго и третьего буферных накопителей подключены к первому, второму и третьему сигнальным входам блока дискриминации, сгруппированные по три первые и вторые сигнальные, азимутальные и угломестные выходы которого являются соответствующими сигнальными, азимутальными и угломестными выходами цифрового радиопеленгатора.

4. Цифровой радиопеленгатор по п.1, отличающийся тем, что блок кумулянтной матрицы состоит из первого, второго, третьего, четвертого, пятого и шестого инверторов мнимой части, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого элементов задержки и первого, второго, третьего, четвертого, пятого и шестого кумулянтных блоков, входы первого, второго и третьего элементов задержки соединены с входами соответственного первого, второго и третьего инверторов мнимой части, являющихся соответственно первым, вторым и третьим сигнальными входами блока кумулянтной матрицы, выход первого инвертора мнимой части соединен с первыми сигнальными входами первого, второго, третьего, четвертого, пятого и шестого кумулянтных блоков и с третьими сигнальными входами первого, второго и третьего кумулянтных блоков, выход первого элемента задержки подключен ко вторым сигнальным входам первого, второго, третьего, четвертого, пятого и шестого кумулянтных блоков и к четвертому сигнальному входу первого кумулянтного блока, выход второго инвертора мнимой части соединен с третьими сигнальными входами четвертого и пятого кумулянтных блоков, а выход второго элемента задержки подключен к четвертым сигнальным входам второго и четвертого кумулянтных блоков, выход третьего инвертора мнимой части соединен с третьим сигнальным входом шестого кумулянтного блока, а выход третьего элемента задержки подключен к четвертым сигнальным входам третьего, пятого и шестого кумулянтных блоков, тактовые входы первого, второго, третьего, четвертого и пятого кумулянтных блоков соединены с тактовым входом шестого кумулянтного блока, являющегося тактовым входом блока кумулянтной матрицы, их входы "Количество" соединены с одноименным входом шестого кумулянтного блока, являющегося входом "Количество" блока кумулянтной матрицы, установочные входы соединены с установочным входом шестого кумулянтного блока, являющегося установочным входом блока кумулянтной матрицы, а синхронизирующие входы второго, третьего, четвертого, пятого и шестого кумулянтных блоков подключены к синхронизирующему входу первого кумулянтного блока, являющегося синхронизирующим входом блока кумулянтной матрицы, выход первого кумулянтного блока соединен с входом четвертого элемента задержки, выход второго кумулянтного блока подключен к входам пятого элемента задержки и четвертого инвертора мнимой части, выход третьего кумулянтного блока соединен с входами шестого элемента задержки и пятого инвертора мнимой части, выход четвертого кумулянтного блока подключен ко входу седьмого элемента задержки, выход пятого кумулянтного блока соединен с входами восьмого элемента задержки и шестого инвертора мнимой части, а выход шестого кумулянтного блока подключен ко входу девятого элемента задержки, причем выходы четвертого элемента задержки, пятого элемента задержки, четвертого инвертора мнимой части, шестого элемента задержки, пятого инвертора мнимой части, седьмого и восьмого элементов задержки, шестого инвертора мнимой части и девятого элемента задержки являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым выходами блока кумулянтной матрицы.

5. Цифровой радиопеленгатор по п.3, отличающийся тем, что блок фаз состоит из первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого вычитателей, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого сумматоров, первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого квадраторов, первого, второго, третьего, четвертого и пятого умножителей на два, первого, второго, третьего и четвертого умножителей, первого и второго инкременторов, первого и второго декременторов, первого, второго, третьего и четвертого делителей, первого, второго, третьего и четвертого вычислителей арктангенса и вычислителя квадратного корня, входы первого умножителя на два, первого квадратора и первый вход первого сумматора соединены с первым входом первого вычитателя, являющегося первым входом блока фаз, первые входы вторых сумматоров и вычитателя и вход второго умножителя на два подключены к входу второго квадратора, являющегося вторым входом блока фаз, вторые входы первых вычитателя и сумматора и вход третьего умножителя на два соединены с входом третьего квадратора, являющегося третьим входом блока фаз, вторые входы вторых вычитателя, сумматора и четвертого умножителя на два соединены с входом четвертого квадратора, являющегося четвертым входом блока фаз, выход первого вычитателя подключен к входу пятого квадратора, выход которого соединен с первым входом первого умножителя, выход первого сумматора подключен к входу шестого квадратора, выход которого соединен со вторым входом первого умножителя, а его выход подключен к первому входу шестого сумматора, выход второго вычитателя соединен с входом седьмого квадратора, выход которого подключен к первому входу второго умножителя, выход второго сумматора соединен со входом восьмого квадратора, выход которого подключен ко второму входу второго умножителя, а его выход соединен со вторым входом шестого сумматора, выход которого подключен к первому входу седьмого вычитателя, выход первого квадратора соединен с первыми входами пятого вычитателя и третьего умножителя, выход второго квадратора подключен к первым входам третьего сумматора и четвертого вычитателя и ко второму входу третьего вычитателя, выход четвертого квадратора соединен со вторыми входами третьего сумматора и четвертого вычитателя и с первым входом третьего вычитателя, выход третьего вычитателя подключен к входам первых инкрементора и декрементора, выход четвертого вычитателя соединен со входом второго инкрементора, выход первого инкрементора подключен ко второму входу третьего умножителя и к первому входу седьмого сумматора, а выход второго инкрементора соединен с первым входом четвертого умножителя, выход третьего квадратора подключен ко вторым входам пятого вычитателя и четвертого умножителя, выходы третьего и четвертого умножителей соединены соответственно с первым и вторым входами четвертого сумматора, выход которого подключен ко второму входу пятого сумматора, первый вход которого соединен с выходом третьего сумматора, а выход пятого сумматора подключен ко входу пятого умножителя на два, выход которого соединен со входом второго декрементора, выход которого подключен ко второму входу седьмого вычитателя, а его выход соединен со входом вычислителя квадратного корня, выход которого подключен ко вторым входам десятого и одиннадцатого сумматоров и восьмого и девятого вычитателей, выход второго умножителя на два соединен с первыми входами десятого сумматора и восьмого вычитателя, выход четвертого умножителя на два подключен к первым входам одиннадцатого сумматора и девятого вычитателя, выходы десятого и одиннадцатого сумматоров соединены с первыми входами соответственно первого и третьего делителей, а выходы восьмого и девятого вычитателей подключены к первым входам второго и четвертого делителей, выход пятого вычитателя соединен со вторым входом седьмого и первым входом восьмого сумматоров, выход седьмого сумматора подключен к первому входу шестого вычитателя, выход первого умножителя на два соединен со вторым входом шестого вычитателя, выход которого подключен ко вторым входам первого и второго делителей, выход первого декрементора соединен со вторым входом восьмого сумматора, а его выход подключен к первому входу девятого сумматора, выход третьего умножителя на два соединен со вторым входом девятого сумматора, выход которого подключен ко вторым входам третьего и четвертого делителей, выходы первого, второго, третьего и четвертого делителей соединены с входами соответственно первого, второго, третьего и четвертого вычислителей арктангенса, выходы первого и второго вычислителей арктангенса являются соответственно первым и вторым выходами "Север-юг" блока фаз, а выходы третьего и четвертого вычислителей арктангенса являются соответственно первым и вторым выходами "Восток-запад" блока фаз.

6. Цифровой радиопеленгатор по п.3, отличающийся тем, что блок дискриминации состоит из первого и второго блоков векторного умножения, компаратора, коммутатора, первого, второго, третьего и четвертого блоков весовых коэффициентов, первого, второго, третьего и четвертого делителей, первого, второго, третьего и четвертого вычитателей и первого и второго блоков углов, первый фазовый вход первого блока углов, первый вход первого блока весовых коэффициентов, вторые входы второго и третьего блоков весовых коэффициентов, четвертый вход четвертого блока весовых коэффициентов и первый фазовый вход второго блока векторного умножения соединены с первым фазовым входом первого блока векторного умножения, являющегося первым входом "Север-юг" блока дискриминации, первый информационный вход коммутатора подключен ко второму фазовому входу первого блока векторного умножения, являющегося первым входом "Восток-запад" блока дискриминации, а второй информационный вход коммутатора соединен со вторым фазовым входом второго блока векторного умножения, являющегося вторым входом "Восток-запад" блока дискриминации, первый фазовый вход второго блока углов, второй вход первого блока весовых коэффициентов, третий вход второго блока весовых коэффициентов и первый вход третьего блока весовых коэффициентов подключены ко второму входу четвертого блока весовых коэффициентов, являющегося вторым входом "Восток-запад" блока дискриминации, первый и второй входы собственного вектора второго блока векторного умножения соединены с первым и вторым входами собственного вектора первого блока векторного умножения, являющихся соответственно первым и вторым входами собственного вектора блока дискриминации, выход первого блока векторного умножения соединен с первым входом компаратора, выход второго блока векторного умножения соединен со вторым входом компаратора, выход которого соединен с управляющим входом коммутатора, первый выход коммутатора соединен со вторым фазовым входом первого блока углов, третьим входом первого блока весовых коэффициентов, четвертыми входами второго и третьего блоков весовых коэффициентов и первым входом четвертого блока весовых коэффициентов, второй выход коммутатора соединен со вторым фазовым входом второго блока углов, четвертым входом первого блока весовых коэффициентов, первым входом второго блока весовых коэффициентов, третьими входами третьего и четвертого блоков весовых коэффициентов, вход "База" первого блока углов соединен с одноименным входом второго блока углов, являющегося входом "База" блока дискриминации, вход "Частота" первого блока углов соединен с одноименным входом второго блока углов, являющегося входом "Частота" блока дискриминации, выходы первого, второго, третьего и четвертого блоков весовых коэффициентов подключены ко вторым входам соответственно первого, второго, третьего и четвертого делителей, первый вход третьего делителя соединен с первым входом первого делителя, являющегося вторым сигнальным входом блока дискриминации, первый вход второго делителя соединен с первым входом четвертого делителя, являющегося третьим сигнальным входом блока дискриминации, выход первого делителя подключен ко второму входу первого вычитателя, выход второго делителя соединен со вторым входом второго вычитателя, выход третьего делителя подключен ко второму входу третьего вычитателя, выход четвертого делителя соединен со вторым входом четвертого вычитателя, первый вход третьего вычитателя соединен с первым входом первого вычитателя, являющегося первым сигнальным входом блока дискриминации, выход первого вычитателя подключен к первому входу второго вычитателя, выход третьего вычитателя соединен с первым входом четвертого вычитателя, выходы третьего и четвертого вычитателей являются соответственно первым и вторым сигнальными выходами блока дискриминации, а азимутальные и угломестные выходы первого и второго блоков углов являются соответственно первыми и вторыми азимутальными и угломестными выходами блока дискриминации.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17, Рисунок 18, Рисунок 19, Рисунок 20, Рисунок 21, Рисунок 22, Рисунок 23, Рисунок 24, Рисунок 25