Способ фазовой синхронизации и устройство для его осуществления

 

Требуемый цифровой сигнал, синхронизированный по фазе с входным сигналом, может вырабатываться простым устройством путем обработки цифрового сигнала. В устройстве фазовой синхронизации сигнал (цифровой синусоидальный сигнал) Sd, сохраненный в средстве памяти 3, считывается. Вводимый сигнал (аналоговый синусоидальный сигнал) Sr поступает на входную клемму 1. Сигнал Sa, который получается в результате цифроаналогового преобразования сигнала Sd, считывается из средства памяти 3. Сигналы сравниваются по фазе (схемой сравнения 2), и фаза цифрового синусоидального сигнала Sd, считываемого на выходную клемму 6, синхронизируется с фазой аналогового сигнала Sa, поступающего на входную клемму 1, путем управления (генератором адреса 5) сигнала, считанного из средства памяти, на основе обнаруженного сигнала ошибки фазы (а). Технический результат - повышение стабильности характеристик. 2 с. и 1 з.п. ф-лы, 8 ил.

Изобретение относится к способу фазовой синхронизации и устройству для использования при синхронизации фаз видеосигналов, и в частности - к способу фазовой синхронизации и устройству, которые используются для сформирования требуемого сигнала, синхронизованного по фазе с входным сигналом путем обработки цифрового сигнала.

Уровень техники Когда синтезируется множество видеосигналов, фазы синхронизирующих сигналов множества синтезируемых видеосигналов должны быть синхронизованы. Способ синхронизации фаз и устройство, используемые для синхронизации фаз видеосигналов, раскрыты, например, в японской выложенной патентной публикации N 64-1147 и в японской выложенной патентной публикации N 1-190176.

В соответствии с японской выложенной патентной публикаций N 64-11477 первый видеосигнал преобразуется в цифровые данные и последовательно сохраняется в трех средствах памяти. Затем эти средства памяти просматриваются синхронно со вторым видеосигналом, благодаря чему первый видеосигнал, сохраненный в этих средствах памяти, синхронизируется со вторым видеосигналом. Поэтому первый и второй видеосигналы можно синтезировать.

В соответствии с указанной публикацией, хотя первый и второй видеосигналы синхронизованы на уровне синхронизирующего сигнала, поднесущий сигнал цветности с более высокой частотой не может быть синхронизирован полностью, поэтому сигналы цветности не могут быть синтезированы. Сигналы цветности могут быть синтезированы только если первый видеосигнал является сигналом яркости (черный и белый сигнал).

В соответствии с японской выложенной патентной публикацией N 1-190176, сигналы RGB (красный, зеленый, синий) расшифровываются из первого и второго видеосигналов и сохраняются в первой и второй кадровой памяти согласно соответствующим синхронизирующим сигналам. Эта кадровая память считывается синхронно с любым из видеосигналов. Прочитанные таким образом первый и второй видеосигналы синтезируются в состоянии RGB сигналов, и составные видеосигналы снова кодируются (шифруются) из синтезированных RGB сигналов.

Пока видеосигналы синтезируются в форме RGB сигналов, не возникает проблема синхронизации поднесущего сигнала цветности. Однако, в соответствии с этим устройством, должны быть обеспечены три системы для RGB, начиная от цифроаналогового преобразователя 61c, 62c (фиг. 5) и до цифроаналогового преобразователя 72 (фиг. 7), так что цепь становится чрезвычайно большой.

Когда полный видеосигнал синтезирован, тогда должна быть произведена синхронизация фазы поднесущего сигнала цветности. В этом случае, хотя используется так называемая PLL (ФАПЧ-система фазовой автоподстройки частоты), основанная на аналоговой обработке, это требует использования сложных элементов в схеме, таких как генератор (осциллятор). Более того, из-за аналоговой обработки возникают проблемы флуктуаций характеристик и нестабильности.

В современных системах телевизионного вещания и подобных системах используются цифровые видеосигналы. Поэтому при цифровой обработке сигнала необходимо осуществить синхронизацию фазы, основанную на цифровой обработке сигнала.

Ввиду вышеизложенного в основу изобретения поставлена задача создания способа синхронизации фаз и устройства для его реализации, в которых требуемый сигнал, синхронизированный по фазе с входным сигналом, может формироваться при помощи простого устройства путем цифровой обработки сигнала.

Изложение существа изобретения Согласно настоящему изобретению предлагается способ, который заключается в том, что используют средство памяти, в котором сохраняют волновую форму нужного сигнала, считывают волновую форму сигнала из средства памяти, сравнивают фазы входного сигнала с произвольной частотой и сигнала заданной волновой формы, считанного из средства памяти, и синхронизируют фазы сигнала заданной волновой формы, считанного из средства памяти, с фазой входного сигнала с произвольной частотой, путем управления считыванием сигнала адреса из средства памяти на основе сигнала ошибки фазы, выявленного сравнением фаз.

Краткое описание чертежей В дальнейшем изобретение поясняется конкретным вариантом его воплощения со ссылками на сопровождающие чертежи, на которых: фиг. 1 изображает блок-схему цепи синхронизации фазы в соответствии с первым вариантом воплощения настоящего изобретения; фиг. 2 изображает временную диаграмму схемы генерации адреса согласно изобретению; фиг. 3 изображает график, поясняющий процесс формирования произвольной волновой формы сигнала во время генерации сигнала, синхронизированного по фазе, согласно изобретению; фиг. 4 изображает блок-схему устройства, которое вырабатывает поднесущий сигнал цветности путем использования сигнала, синхронизированного по фазе, согласно изобретению; фиг. 5 изображает блок-схему цепи синхронизации фазы в соответствии со вторым вариантом воплощения настоящего изобретения; фиг. 6 изображает временную диаграмму, поясняющую каким образом схема генерации адреса вырабатывает сигнал адреса, согласно изобретению;
фиг. 7 изображает блок-схему цепи синхронизации фазы в соответствии с третьим вариантом воплощения настоящего изобретения.

Лучший вариант воплощения изобретения
Настоящее изобретение предназначено для формирования сигнала, синхронизованного по фазе с входным, путем цифровой обработки сигнала. Поэтому, согласно настоящему изобретению, сигнал считывается из средства памяти, причем входной сигнал и сигнал, считанный из средства памяти сравниваются по фазе. Затем фаза сигнала, считанного из средства памяти, синхронизируется с фазой входного сигнала путем управления считыванием сигнала адреса из средства памяти на основе сигнала ошибки фазы.

Аналоговый синусоидальный сигнал - Sr, который служит опорным сигналом, поступает на входную клемму 1 (фиг. 1). Синусоидальный сигнал Sr поступает на один из входов фазового детектора 2, который выявляет направление и величину разности фаз между двумя аналоговыми сигналами.

В памяти 3 волновая форма требуемого синусоидального сигнала сохраняется в виде цифрового значения. В память 3 через входную клемму 4 поступает тактовый сигнал и сигнал адреса, считанный из генератора сигнала адреса 5, который описан ниже, посредством чего волновая форма синусоидального сигнала считывается из памяти. Считанный таким образом цифровой синусоидальный сигнал Sd формируется на выходной клемме 6.

Одновременно синусоидальный сигнал Sd, считанный из памяти 3, поступает в цифроаналоговый преобразователь (ЦАП) 7, в котором он преобразуется в аналоговый сигнал. Аналоговый синусоидальный сигнал Sa поступает на другой вход фазового детектора 2. Фазовый детектор 2 выявляет направление и величину разности фаз между двумя вышеупомянутыми аналоговыми сигналами и посылает сигнал разности фаз (а) к генератору сигнала адреса 5.

Цепь генерации сигнала адреса 5 производит чтение сигнала адреса следующим образом.

Тактовый сигнал подается на входную клемму 4 и поступает на вход счетчика 51 цепи 5, формирующего сигнал адреса. Фазовый детектор 2 определяет разность фаз между двумя аналоговыми сигналами, поступающими в него посредством сигнала модуляции ширины импульса (PWM). Затем выявленный сигнал разности фаз (а) подводится к разрешающему входу (EN) счетчика 51.

Счетчик 51 считает тактовый сигнал, поступающий на входную клемму 4 во время периода, в котором сигнал разности фаз из фазового детектора 2 сохраняет высокий потенциал. В счетчик 51 поступает сигнал сброса (CLR) с клеммы 52, этот сигнал сброса показывает, что детектор фазы 2 обнаруживает разность фаз. Значение счетчика 51 сбрасывается сигналом сброса.

Подсчитанное значение из счетчика 51 передается в вспомогательную схему поддержки 53. К схеме поддержки 53 подводится сигнал строба (STB), поступающий с клеммы 54 непосредственно перед сигналом сброса. Схема поддержки 53 поддерживает значение счетчика 51 в ответ на сигнал строба.

Подсчитанное значение тактового сигнала, соответствующее периоду высокого потенциала сигнала разности фаз, которое сохраняется в схеме поддержки 53, подводится к сумматору 55. Сумматор 55 складывает заданное значение (-n) с клеммы 56, которое будет описано ниже, с подсчитанным значением. Суммарное значение из сумматора 55 передается к сумматору 57. Затем сумматор 57 прибавляет арифметическое значение адреса из памяти 3, например, к суммарному значению.

Арифметическое значение адреса получается из арифметической прогрессии, основанной на соотношении частоты выборки цифрового синусоидального сигнала Sd, сохраненного в памяти 3, и тактового сигнала. Это арифметическое значение адреса может быть предварительно сохранено в памяти 3. Затем значения, сохраненные в памяти 3, могут последовательно считываться и передаваться на сумматор 57.

Значение адреса (расчетное значение + заданное значение (-n) + арифметическое значение адреса), просуммированное сумматором 57, передается в память 3, и вышеупомянутый цифровой синусоидальный сигнал Sd считывается из памяти.

В этом случае подсчитанное значение и заданное значение (-n) обновляется каждый период аналогового синусоидального сигнала Sr, введенного на входную клемму 1. С другой стороны, арифметическое значение адреса изменяется при каждом тактовом сигнале. Когда эти значения складываются, прочитанный адрес, который изменяется при каждом тактовом сигнале, формируется и направляется в память 3.

Детектор фазы 2 посылает сигнал разности фаз (а) (фиг. 2A) в счетчик 51. Сигнал строба (STR) и сигнал сброса (CLR) (фиг. 2B, 2C) поступают на клеммы 52, 54 (фиг. 1). Далее тактовый сигнал (CLK) (фиг. 2D) подается на входную клемму 4 (фиг. 1).

Когда подсчитанное значение, полученное из счетчика 51, когда сигнал разности фаз (а) находится в периоде высокого потенциала, составляет (n), сумматор 55 выдает суммарное значение "0", благодаря чему прочитанный сигнал адреса, начиная со значения адреса "0", передается в память 3. Затем цифровой синусоидальный сигнал Sd заданной частоты, синхронизированный с тактовым сигналом, т.е. с опорной фазой, считывается из памяти 3.

Считанный таким образом цифровой синусоидальный сигнал Sd подается на клемму 6 и также поступает через цифроаналоговый преобразователь 7 в фазовый детектор 2. Если фазовый детектор выдает сигнал разности фаз (а), в котором тактовый сигнал периода высокого потенциала достигает (n), тогда сумматор 55 выдает суммарное значение "0", и эта схема в данном состоянии стабильна.

С другой стороны, если фаза синусоидального сигнала, введенного на входную клемму 1, задержалась, тогда выходной сигнал фазового детектора 2 меняется таким образом, что длительность периода высокого потенциала сигнала разности фаз (а) увеличивается. В результате значение отсчета счетчика 51 увеличивается до (n+Δ), и сумматор 55 выдает суммарное значение ʺ+Δʺ.
Считывание сигнала адреса начинается со значения адреса ʺ+Δʺ, выводимого из сумматора 57 и передаваемого в память 3. При этом цифровой синусоидальный сигнал Sd, в котором цифровой синусоидальный сигнал Sd имеет заданную частоту, синхронизованную с тактовым сигналом, и его фаза сдвинута на величину ʺ+Δʺ, считывается из памяти 3.

Если фаза синусоидального сигнала Sr, поступившего на входную клемму 1, опережает, то выходной сигнал фазового детектора 2 меняется так, что длительность сигнала разности фаз (а) в периоде высокого потенциала, укорачивается. Подсчитанное значение счетчика 51 уменьшается до (n-Δ), и сумматор 55 выдает суммарное значение ʺ-Δʺ.
Поэтому считанный сигнал адреса, начинающийся со значения адреса ʺ-Δʺ, выводится из сумматора 57 и поступает в память 3, в которой сохранен цифровой синусоидальный сигнал Sd. При этом цифровой синусоидальный сигнал Sd имеет заданную частоту, синхронизованную с тактовым сигналом, фаза которого сдвинута на величину ʺ-Δʺ, считывается из памяти 3.

Цифровой синусоидальный сигнал Sd, сдвинутый по фазе на величины (±Δ) от синусоидального сигнала Sr, вводится на вход 1, считывается из памяти 3, посредством чего цифровой синусоидальный сигнал Sd, синхронизованный по фазе с синусоидальным сигналом Sr, введенным на клемму 1, подводится к выходной клемме 6. Эта процедура неоднократно выполняется путем сброса подсчитанного значения счетчика 51 сигналом сброса каждый раз, когда фазовый детектор 2 обнаруживает сигнал разности фаз.

На фиг. 3 показано, каким образом цифровой синусоидальный сигнал Sd считывается из памяти. Точнее, в памяти 3 сохраняется только волновая форма четверти периода, изображенная сплошной линией.

Затем, когда цифровой синусоидальный сигнал Sd считывается из памяти, он считывается в последовательном порядке во время четверти периода (1); он считывается с обратной временной разверткой во время четверти периода (2); он считывается с перевернутой полярностью во время четверти периода (3); и он считывается с обратной временной разверткой и с перевернутой полярностью во время четверти периода (4).

Более того, если считанное стартовое положение сдвигается в ответ на изменение (±) фазы синусоидального сигнала Sr, введенного на клемму 1, то цифровой синусоидальный сигнал Sd, синхронизованный по фазе с синусоидальным сигналом Sr, введенным на клемму 1, формируется на выходе 6.

Если указанное число (n) устанавливается на 1/2 от максимального подсчитанного значения счетчика 51, т. е. максимальное подсчитанное значение счетчика 51 задается равным 2n, тогда настоящее изобретение может охватить изменение фазы в диапазоне от -n до +n синусоидального сигнала Sr, введенного на входную клемму 1. Более того, если период времени, соответствующий периоду времени, в котором максимальное подсчитанное значение, подсчитанное счетчиком 51, составляет 2n, то он выбирается длиннее, чем один период синусоидального сигнала, и тогда настоящее изобретение может охватить изменение фазы на 360 градусов.

Далее, в заявленной электрической схеме, если считываемая позиция памяти 3 сдвигается в целом на 1/4 периода, то косинусоидальный сигнал может быть синхронизирован по фазе с синусоидальным сигналом Sr, введенным на клемму 1, а затем обработанным. Более того, можно синхронизовать по фазе другие сигналы, отличающиеся от вышеописанных тригонометрических волновых функций, путем сохранения в памяти 3 сигнала произвольной волновой формы.

Как описано выше, считывается сигнал, сохраненный в средстве памяти. Входной сигнал и сигнал, считанный из средства памяти, сравниваются друг с другом по фазе, и сигнал адреса для средства памяти управляется путем обнаружения сигнала ошибки фазы, посредством чего фаза считанного сигнала синхронизируется с фазой входного сигнала. Таким образом, имеется возможность формировать требуемый сигнал, синхронизованный по фазе с входным сигналом, простым устройством путем обработки цифрового сигнала.

На фиг. 4 показана схема для кодирования составного видеосигнала с использованием генерированных цифрового синусоидального сигнала Sin и цифрового косинусоидального сигнала Cos.

Сигнал яркости Y и двухосные сигналы цветности C_B (синий) и C_R (красный) цифрового видеосигнала поступают через входную клемму 40 к цифровой матричной схеме 41. Эта матричная схема 41 выдает сигнал яркости Y и цветоразностные сигналы R-Y и B-Y от вышеупомянутых сигналов цветности. Выходной сигнал яркости Y поступает в схему цифрового NTSC кодирования (шифратор) 42 (NTSC - национальный телевизионный стандартный код США).

Цветоразностный сигнал R-Y из матричной схемы 41 поступает в перемножающую схему 43, в которой он перемножается с цифровым синусоидальным сигналом Sin, поступающим с клеммы 44. Далее, цветоразностный сигнал B-Y из матричной схемы 41 поступает в перемножающую схему 43, в которой он перемножается с цифровым косинусоидальным сигналом Cos, поступающим с клеммы 46. Эти перемноженные сигналы суммируются сумматором 47, благодаря чему формируется поднесущий сигнал цветности Sc в цифровой форме.

Далее, поднесущий сигнал цветности Sc поступает в цифровой NTSC шифратор 42, в котором он смешивается с сигналом яркости Y, чтобы обеспечить полный NTSC видеосигнал в цифровой форме. Затем этот полный видеосигнал поступает в цифроаналоговый преобразователь 48, в котором он преобразуется в аналоговый сигнал и потом поступает на выход 49.

Таким образом, составной видеосигнал кодируется с использованием цифрового синусоидального сигнала Sin и цифрового косинусоидального сигнала Cos, которые синхронизированы по фазе с сигналом, поступающим на входную клемму 1 (фиг. 1). Соответственно, сигнал, поступающий на входную клемму 1, преобразуется в поднесущую волну цветности произвольного телевизионного сигнала, образуя составной видеосигнал, синхронизированный по фазе с поднесущим сигналом цветности телевизионного сигнала. Таким образом, появляется возможность синтезировать эти видеосигналы.

В этой схеме цифровой видеосигнал, поступающий на входную клемму 40 (фиг. 4), может быть синхронизирован по фазе с аналоговым видеосигналом, поступающим на входную клемму 1, и кодироваться. Следовательно, синхронизация фазы может быть реализована даже в ситуации, в которой аналоговый сигнал и цифровой сигнал вводятся в смешанном виде.

На фиг. 5 представлена блок-схема цепи фазовой синхронизации согласно второму варианту воплощения настоящего изобретения.

В цепи генерирования сигнала адреса 5 тактовый сигнал поступает на вышеупомянутую входную клемму 4 и поступает на тактовый вход 60 счетчика 61, формирующего сигнал адреса генератора 5. Сигнал разности фаз (а) (PMW - сигнал модуляции ширины импульса) из фазового детектора 2 поступает на вход управления вверх/вниз (U/D) счетчика 61.

Таким образом, счетчик 61 считает тактовый сигнал, поступающий на входную клемму 4 в восходящей последовательности во время периода, в котором сигнал разности фаз фазового детектора 2 имеет высокий потенциал, и считает тактовый сигнал, поступающий на входную клемму 4 в нисходящей последовательности во время периода, в котором сигнал разности фаз имеет низкий потенциал. В счетчик 61 с клеммы 62, например, поступает сигнал сброса (CLR), показывающий, что фазовый детектор обнаруживает сигнал разности фаз. Подсчитанное значение счетчика 61 сбрасывается сигналом сброса.

Значение, подсчитанное счетчиком 61, передается в схему поддержки 63. К схеме поддержки 63 непосредственно перед сигналом сброса подводится сигнал строба (STB) с клеммы 64. Схема поддержки 63 сохраняет значение счетчика 61 в ответ на сигнал строба.

Значение тактового сигнала, сохраненное схемой поддержки 63, и соответствующее периоду высокого потенциала сигнала разности фаз, подводится к сумматору 65. Сумматор 65 прибавляет арифметическое значение адреса из памяти 3 к подсчитанному значению. Значение адреса (значение отсчета + арифметическое значение адреса), просуммированное сумматором 65, передается в память 3, и затем цифровой синусоидальный сигнал Sd считывается из памяти.

Сигнал разности фаз (а) поступает из фазового детектора 2 в счетчик 61. Сигнал строба (STR) и сигнал сброса (CLR) (фиг. 6B, 6C) поступают на клеммы 62, 64. Далее, тактовый сигнал (CLK) (фиг. 6D) поступает на входную клемму 4.

Соответственно, когда длительности периода высокого потенциала и периода низкого потенциала сигнала разности фаз (а) равны, значение, полученное из счетчика 61, устанавливается на "0", вследствие этого считанный сигнал адреса, начиная со значения адреса "0", передается в память 3. Затем сохраненный цифровой синусоидальный сигнал Sd с заданной частотой, синхронизованный с тактовым сигналом и с опорной фазой, считывается из памяти 3.

Считанный таким образом цифровой синусоидальный сигнал Sd выводится на выходную клемму 6 и также подступает через цифроаналоговый преобразователь 7 в фазовый детектор 2. В то время, пока сигнал разности фаз (а), в котором длительности периода высокого потенциала и периода низкого потенциала равны друг другу, выводится из фазового детектора 2, подсчитанное значение счетчика 61 остается на "0", так что эта схема в данном состоянии стабилизирована.

С другой стороны, когда фаза синусоидального сигнала Sr, введенного на входную клемму 1, задержалась, тогда выходной сигнал фазового детектора 2 меняется таким образом, что длительность периода высокого потенциала сигнала разности фаз (а) увеличивается. В результате счетчик 61 выдает суммарное значение ʺ+Δʺ.
Считанный сигнал адреса, начиная со значения адреса ʺ+Δʺ, выводится из сумматора 65 и поступает в память 3, в которой сохранен цифровой синусоидальный сигнал Sd. Вследствие этого цифровой синусоидальный сигнал Sd, имеющий заданную частоту, синхронизованную с тактовым сигналом, фаза которого сдвинута (задержана) на величину ʺ+Δʺ, считывается из памяти 3.

Когда фаза синусоидального сигнала Sr, поступающего на входную клемму 1, опережает, тогда выходной сигнал фазового детектора 2 меняется так, что длительность пребывания сигнала разности фаз (а) в периоде низкого потенциала увеличивается. В результате счетчик 61 выдает суммарное значение ʺ-Δʺ.
Считанный сигнал адреса, начиная со значения адреса ʺ-Δʺ, выводится из сумматора 65 и поступает в память 3, в которой сохранен цифровой синусоидальный сигнал Sd. Вследствие этого, цифровой синусоидальный сигнал Sd, в котором заполненный цифровой сигнал Sd имеет заданную частоту, синхронизованную с тактовым сигналом и фаза которого сдвинута (опережает) на величину ʺ-Δʺ, считывается из памяти 3.

Цифровой синусоидальный сигнал Sd, сдвинутый по фазе на переменную величину (±Δ) относительно синусоидального сигнала Sr, поступает на входную клемму 1 и считывается из памяти 3, вследствие этого цифровой синусоидальный сигнал Sd, синхронизированный по фазе с синусоидальным сигналом Sr, введенным на входную клемму 1, выводится на выходное устройство 6. Затем эта процедура неоднократно выполняется путем сброса (установки на 0) значения отсчета счетчика 61 сигналом сброса каждый раз, когда фазовый детектор 2 обнаруживает сигнал разности фаз.

Как описано выше, в схеме, соответствующей второму варианту воплощения, тоже считывается сигнал, сохраненный в средстве памяти. Входной сигнал и сигнал, считанный из средства памяти, сравниваются друг с другом по фазе, и чтение сигнала адреса для средства памяти управляется с учетом обнаруженного сигнала ошибки фазы, посредством чего фаза считанного сигнала синхронизируется с фазой входного сигнала. Поэтому требуемый сигнал, синхронизированный по фазе с входным сигналом, может быть сформирован простым устройством путем обработки цифрового сигнала.

Фиг. 7 изображает блок-схему цепи фазовой синхронизации согласно третьему варианту воплощения изобретения.

В схеме, соответствующей третьему варианту воплощения, изменена схема фазового детектора 2, расположенного до генератора сигнала адреса 5. В этом варианте воплощения фазовый детектор 21 выявляет значение разности фаз между двумя аналоговыми сигналами, подаваемыми туда модулированным сигналом числа импульсов (PNM) и сигналом U/D (вверх/вниз), показывающим направленность разности фаз. Итак, сигнал разности фаз (а) (PNM сигнал) поступает на тактовый вход счетчика 71, входящего в состав генератора сигнала адреса 5, и сигнал U/D подается на вход управления вверх/вниз U/D.

В результате счетчик 71 считает тактовые сигналы либо в восходящей, либо в нисходящей последовательности в зависимости от величины и направления разности фаз между двумя аналоговыми сигналами, поступающими, например, из фазового детектора 21. В счетчик 71 с клеммы 72 поступает сигнал сброса (CLR), когда количество импульсов PNM сигнала фазового детектора достигает 2^m. Значение счетчика 71 сбрасывается этим сигналом сброса.

Далее, значение, подсчитанное счетчиком 71, поступает в схему поддержки 73. В схему поддержки 73 поступает выходящий с клеммы 74 сигнал строба (STB), сформированный непосредственно перед вышеупомянутым сигналом сброса. Значение отсчета счетчика 71 в это время поддерживается вспомогательной схемой 73 этим сигналом строба.

Подсчитанное значение счетчика 71, сохраняемое в схеме поддержки 73, поступает в сумматор 75, и сумматор 75 прибавляет арифметическое значение адреса из памяти 3 значению отсчета. Затем, значение адреса (значение отсчета + арифметическое значение адреса), просуммированное сумматором 75, поступает в память 3, из которой считывается вышеупомянутый цифровой синусоидальный сигнал Sd.

В электрической схеме фазовый детектор 21 посылает сигнал U/D и сигнал разности фаз (а) (фиг. 8A, 8B) в счетчик 71. Сигнал строба (STR) и сигнал сброса (CLR) (фиг. 8C, 8D) поступают на входные клеммы 72, 74.

Когда количество импульсов сигнала разности фаз (а), полученное во время периода высокого потенциала и периода низкого потенциала сигнала U/D, равны между собой, подсчитанное значение счетчика 71 сбрасывается на "0". Таким образом, считанный сигнал адреса, начиная со значения адреса "0", передается в память 3. Затем сохраненный цифровой синусоидальный сигнал Sd с заданной частотой, синхронизованный с тактовым сигналом и с опорной фазой, считывается из памяти 3.

Считанный цифровой синусоидальный сигнал Sd выводится на выходную клемму 6 и также поступает через цифроаналоговый преобразователь 7 в фазовый детектор 21. В то время, пока сигнал разности фаз (а), при котором сигналы U/D равны друг другу в течение периода высокого потенциала и периода низкого потенциала, выводится из фазового детектора 21, значение счетчика 71 остается на "0", так что эта схема стабилизируется в данном состоянии.

С другой стороны, когда фаза синусоидально волнового сигнала Sr, введенного во входное устройство 1, запаздывает, тогда выход фазового детектора 21 меняется таким образом, что количество импульсов сигнала разности фаз (а), полученного во время, когда U/D сигнал сохраняется в периоде высокого потенциала, увеличивается. Итак, счетчик 71 выдает суммарное значение ʺ+Δʺ.
В результате сигнал чтения адреса начинается со значения адреса ʺ+Δʺ, выходящего из сумматора 75 и посылаемого в память 3. Вследствие этого цифровой синусоидальный сигнал Sd, в котором сохраненный цифровой синусоидальный сигнал Sd имеет заданную частоту, синхронизованную с тактовым сигналом и фаза которого сдвигается (запаздывает) на величину ʺ+Δʺ, считывается из памяти 3.

Когда фаза синусоидального сигнала Sr, поступающего на вход 1, опережает, тогда выход фазового детектора 21 меняется так, что количество импульсов сигнала разности фа (а), полученное во время, когда U/D сигнал находится при низком потенциале, увеличивается. Как следствие, счетчик 71 выдает суммарное значение ʺ-Δʺ.
Поэтому считанный сигнал адреса, начиная со значения адреса ʺ-Δʺ, выводится из сумматора 75 и поступает в память 3, в которой сохранен цифровой синусоидальный сигнал Sd. В результате цифровой синусоидальный сигнал Sd, имеющий заданную частоту, синхронизованную с тактовым сигналом и фаза которого сдвинута (опережает) на величину ʺ-Δʺ, считывается из памяти 3.

Точнее, цифровой синусоидальный сигнал Sd, сдвинутый по фазе на измененные величины (±Δ) относительно синусоидального сигнала Sr, поступающего на входную клемму 1, считывается из памяти 3, посредством чего цифровой синусоидальный сигнал Sd, синхронизированный по фазе с синусоидальным сигналом Sr, введенным на входную клемму 1, выводится на выходную клемму 6. Эта операция неоднократно выполняется путем сброса (установки на 0) значения отсчета счетчика 71 сигналом сброса каждый раз, когда фазовый детектор 21 обнаруживает сигнал разности фаз.

Таким образом, и в схеме, соответствующей третьему варианту воплощения, считывается сигнал, сохраненный в средстве памяти, входной сигнал и сигнал, считанный из средства памяти сравниваются друг с другом по фазе, фаза считанного сигнала синхронизируется с фазой входного сигнала путем управления чтением сигнала адреса для средства памяти исходя из обнаруженного сигнала ошибки фазы. Поэтому требуемый сигнал, синхронизированный по фазе с входным сигналом, может быть сформирован простым устройством путем обработки цифрового сигнала.

Следовательно, с помощью способа и схемы синхронизации фаз, согласно изобретению, есть возможность формировать требуемый сигнал, синхронизированный по фазе с входным сигналом простым устройством, путем обработки цифрового сигнала.

Варианты воплощения изобретения описывались со ссылкой на тот случай, когда полные видеосигналы синтезируются. Настоящее изобретение можно также применять в том случае, когда цифровой сигнал синхронизируется по фазе другими схемами и устройствами.

Формула изобретения

1. Схема фазовой синхронизации, содержащая средство ввода, в которое вводится сигнал произвольной частоты, средство памяти, в котором сохраняется требуемая волновая форма сигнала, средство, генерирующее сигнал адреса для создания сигнала адреса, используемого для считывания требуемой волновой формы сигнала из средства памяти, и средство сравнения фаз для сравнения фазы требуемой волновой формы сигнала с фазой сигнала произвольной частоты, вводимого в средство ввода, в котором сигнал требуемой волновой формы, фаза которого синхронизируется с фазой сигнала произвольной частоты, вводимого в средство ввода, считывается из средства памяти путем управления сигналом адреса, который вырабатывается средством, генерирующим сигнал адреса, исходя из сигнала ошибки фазы, полученного из средства сравнения фаз, средство, генерирующее сигнал адреса, вырабатывает сигнал адреса путем вычисления опорного сигнала адреса и сигнала ошибки адреса, сформированного из сигнала ошибки фазы, при этом сигнал ошибки фазы представляет собой сигнал модуляции ширины импульса, а генератор сигнала адреса содержит счетную схему для подсчета тактового сигнала упомянутым сигналом модуляции ширины импульса, схему поддержки для поддержания подсчитанных значений счетной схемой и вычислительную схему для вычисления опорного сигнала адреса и подсчитанного значения, которое сохраняется в схеме поддержки.

2. Схема по п. 1, в которой счетная схема считает тактовый сигнал в восходящей последовательности, если сигнал модуляции ширины импульса имеет одну полярность, и считает тактовый сигнал в нисходящей последовательности, если сигнал модуляции ширины импульса имеет противоположную полярность.

3. Схема фазовой синхронизации, содержащая средство ввода, в которое вводится сигнал произвольной частоты, средство памяти, в котором сохраняется требуемая волновая форма сигнала, средство, генерирующее сигнал адреса для создания сигнала адреса, используемого для считывания требуемой волновой формы сигнала из средства памяти, и средство сравнения фаз для сравнения фазы требуемой волновой формы сигнала с фазой сигнала произвольной частоты, вводимого в средство ввода, в котором сигнал требуемой волновой формы, фаза которого синхронизируется с фазой сигнала произвольной частоты, вводимого в средство ввода, считывается из средства памяти путем управления сигналом адреса, который вырабатывается средством, генерирующим сигнал адреса, исходя из сигнала ошибки фазы, полученного из средства сравнения фаз, средство, генерирующее сигнал адреса, вырабатывает сигнал адреса путем вычисления опорного сигнала адреса и сигнала ошибки адреса, сформированного из сигнала ошибки фазы, при этом сигнал ошибки фазы содержит модулированный сигнал количества импульсов, показывающий величину ошибки фазы, и сигнал вверх/вниз, показывающий знак ошибки фазы, при этом схема синхронизации фаз включает счетную схему для подсчета модулированного сигнала количества импульсов в восходящей последовательности, если сигнал вверх/вниз имеет одну полярность, и подсчета модулированного сигнала количества импульсов в нисходящей последовательности, если сигнал вверх/вниз имеет противоположную полярность, схему поддержания для сохранения подсчитанного значения счетной схемы, и вычислительную схему для вычисления опорного сигнала адреса и значения отсчета, которое поддерживается в схеме поддержания.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8