Считывающая схема для флэш-памяти с многоуровневыми ячейками

 

Изобретение относится к считывающим схемам и может быть использовано для определения состояния полупроводниковой запоминающей ячейки. Техническим результатом является возможность считывания запоминающих ячеек, имеющих более двух возможных состояний. Один из вариантов указанной схемы содержит два компаратора и селекторную схему. Другой вариант указанной схемы содержит компаратор и дешифрирующую схему. Способы описывают работу указанных вариантов считывающей схемы. 4 с.п. ф-лы, 8 ил., 1 табл.

Изобретение относится в целом к определению состояния полупроводниковой запоминающей ячейки, а конкретнее к восприятию состояния ячейки флэш-памяти, которая запоминает более чем единственный бит данных.

Уровень техники Устройства энергонезависимой полупроводниковой памяти являются основными строительными блоками в существующих разработках компьютерных систем. Первичным прибором, с помощью которого данные запоминаются в энергонезависимой памяти, является запоминающая ячейка. Типичные известные методы запоминания обеспечивают максимальную емкость хранения в один бит, или два состояния, на ячейку. В существующем уровне техники известны полупроводниковые запоминающие ячейки с более чем двумя возможными состояниями, и конкретные ссылки даны на наиболее близкие из аналогов изобретения.

Один вид известной энергонезависимой полупроводниковой памяти представляет собой электрически стираемое программируемое постоянно запоминающее флэш-устройство ("флэш-ЭСП-ПЗУ") ("flash EEPROM"). Существующие флэш-ЭСППЗУ позволяют одновременно считывать несколько флэш-ячеек. Кроме того, обычные существующие флэш-ЭСППЗУ имеют емкость хранения, которая существенно больше, чем объем данных, которые могут быть выведены в любое время. Соответственно, каждый выход мгновенного ЭСППЗУ обычно связан с матрицей флэш-ячеек, которые сгруппированы в строки и столбцы, где каждая флэш-ячейка в матрице имеет уникальную адресацию. Когда пользователь задает адрес, дешифрирующая логика строк и столбцов во флэш-ЭСППЗУ выбирает соответствующую флэш-ячейку.

Обычная известная ячейка флэш-памяти состоит из единственного полевого транзистора ("FET"), содержащего затвор выбора, плавающий затвор, исток и сток. Информация запоминается во флэш-ячейке путем изменения величины заряда на плавающем затворе, что заставляет изменяться пороговое напряжение Vt флэш-ячейки. Обычная известная ячейка флэш-памяти находится в двух возможных состояниях, будучи либо "запрограммированной", либо "стертой". Фиг.1 иллюстрирует распределение флэш-ячейки в зависимости от Vt для известного устройства флэш-памяти. Как можно видеть, стертое состояние и запрограммированное состояние определяют каждое диапазон напряжений Vt. Флэш-ячейка может теоретически сохранять раздельное идентифицируемое состояние для каждого электрона, который добавляется на плавающий затвор. Однако практически известная флэш-ячейка имеет обычно лишь два возможных состояния из-за несовместимостей в конструкции флэш-ячеек, потери заряда со временем, тепловых причин и неточностей в считывании заряда на плавающем затворе, что влияет на способность определять данные, хранящиеся во флэш-ячейке.

Чтобы различать два возможных состояния, эти состояния отделены разделительным диапазоном. Согласно одному известному способу, когда флэш-ячейка считывается, проводимый флэш-ячейкой ток сравнивается с током, проводимым эталонной флэш-ячейкой с пороговым напряжением Vt, установленным на заранее заданное эталонное напряжение, которое представляет собой напряжение в разделительном диапазоне. Обычно выполняет сравнение и выводит результат единственный компаратор.

Когда флэш-ячейка выбирается для считывания, к затвору выбора прикладывается смещающее напряжение. Одновременно такое же смещающее напряжение прикладывается к затвору выбора эталонной ячейки. Если флэш-ячейка запрограммирована, избыточные электроны захватываются на плавающем затворе, и пороговое напряжение Vt флэш-ячейки увеличивается так, что выбранная флэш-ячейка проводит меньше стокового тока, нежели эталонная флэш-ячейка. Запрограммированное состояние известной флэш-ячейки обычно обозначается логическим нулем. Если же известная флэш-ячейка стерта, то на плавающем затворе имеется немного или вовсе не имеется избыточных электронов, и флэш-ячейка проводит больше стоково-истокового тока, нежели эталонная ячейка. Стертое состояние известной флэш-ячейки обычно обозначается логической единицей.

Когда флэш-ячейка имеет три или более возможных состояний, то известных схем, подобных описанным выше, недостаточно. Во-первых, как правило, должно быть по меньшей мере (n-1) источников эталонного напряжения для n состояний. Это может быть воплощено в виде (n-1) эталонных ячеек. Таким образом, для трех состояний должно быть два источника эталонного напряжения. Обычные известные считывающие схемы различают два состояния и обеспечивают только одно эталонное напряжение. Во-вторых, использование в обычных известных считывающих схемах единственного - и не более - компаратора недостаточно для извлечения данных из многоуровневой флэш-ячейки.

Патент США 4415992 описывает считывающую схему для считывания состояния запоминающей ячейки, способной хранить n состояний, в которой (n-1) компараторов и (n-1) источников эталонных напряжений используются параллельно для определения состояния запоминающей ячейки. Каждый компаратор сравнивает соответствующий из (n-1) источников эталонного напряжения с напряжением, определяемым стоково-истоковым током запоминающей ячейки. Для перевода выходов (n-1) компараторов в (log2n) двоичных разрядов требуется дешифрирующая логика.

Патент США 5163021 описывает считывающую схему, в которой n компараторов последовательно используются для сравнения состояния запоминающей ячейки, способной хранить n состояний, с соответствующими n источниками эталонного напряжения. Вновь требуется дешифрирующая логика для перевода выходов (n-1) компараторов в (log2n) двоичных разрядов.

Суть и цели изобретения Поэтому одной целью настоящего изобретения является обеспечение способа определения состояния запоминающей ячейки с более чем двумя возможными состояниями.

Другой целью настоящего изобретения является обеспечение схемы для определения состояния запоминающей ячейки с n возможными состояниями, причем схема использует один компаратор на разряд, хранящийся в запоминающей ячейке.

Описывается считывающая схема для определения состояния запоминающей ячейки с n возможными состояниями, где n больше 2. Считывающая схема включает в себя первый эталон, соответствующий первому пороговому уровню напряжения, и первый компаратор, подключенный к запоминающей ячейке и к первому эталону. Первый компаратор сравнивает пороговый уровень напряжения запоминающей ячейки с первым эталоном. Первый компаратор выдает первый результат сравнения. Считывающая схема включает в себя далее второй эталон, соответствующий второму пороговому уровню напряжения, и третий эталон, соответствующий третьему уровню напряжения. Один из входов второго компаратора соединен с запоминающей ячейкой, а его второй вход выборочно соединяется либо со вторым эталоном, либо с третьим эталоном. Селекторная схема выбирает между вторым и третьим эталонами в ответ на первый результат. Селекторная схема соединяет второй эталон со вторым компаратором, если пороговый уровень напряжения запоминающей ячейки меньше, чем первый пороговый уровень напряжения. Селекторная схема соединяет третий эталон со вторым компаратором, если пороговый уровень напряжения запоминающей ячейки больше, чем первый уровень напряжения.

Вышеуказанные и иные цели изобретения обеспечиваются также считывающей схемой, которая включает в себя единственный компаратор. Селекторная схема выбирает между (n-1) эталонами напряжения. Предусмотрены по меньшей мере два фиксатора данных для хранения и выдачи результата сравнений, выполняемых между уровнем напряжения ячейки и уровнями напряжения выбранных эталонов напряжения.

Другие цели, признаки и преимущества настоящего изобретения станут понятны из сопровождающих чертежей и из подробного описания, которое следует далее.

Краткое описание чертежей Настоящее изобретение иллюстрируется с помощью примера и не ограничивается изображениями сопровождающих чертежей, где одинаковые ссылочные позиции обозначают одинаковые элементы.

Фиг. 1 иллюстрирует распределение флэш-ячейки в зависимости от VT для известного мгновенного устройства.

Фиг. 2 является блок-схемой компьютерной системы согласно одному выполнению.

Фиг.3 иллюстрирует распределение многоуровневых флэш-ячеек в зависимости от VТ, причем каждая флэш-ячейка имеет четыре возможных состояния.

Фиг. 4А показывает блок-схему алгоритма для выполнения двоичного поиска эталонных ячеек для флэш-ячейки с четырьмя возможными состояниями.

Фиг. 4В является более привычной блок-схемой алгоритма способа двоичного поиска.

Фиг. 5 иллюстрирует считывающую схему, использующую два компаратора для считывания флэш-ячейки с четырьмя возможными состояниями.

Фиг.6 иллюстрирует распределение многоуровневых флэш-ячеек в зависимости от VТ, причем каждая флэш-ячейка имеет восемь возможных состояний.

Фиг. 7 показывает блок-схему алгоритма для выполнения двоичного поиска эталонных ячеек для флэш-ячейки с восемью возможными состояниями.

Фиг.8 показывает считывающую схему, использующую единственный компаратор для определения состояния флэш-ячейки с четырьмя возможными состояниями.

Подробное описание Иллюстративные выполнения настоящего изобретения относятся к определению состояния полупроводниковой запоминающей ячейки с n возможными состояниями, где n больше двух. Согласно одному выполнению, компаратор предусмотрен для каждых двух состояний, хранящихся в запоминающей ячейке. Во втором выполнении используется единственный компаратор. Оба выполнения воплощают способ двоичного поиска для выбора того, какой из (n-1) эталонных источников сравнивается с состоянием запоминающей ячейки.

Фиг. 2 показывает компьютерную систему одного выполнения. Компьютерная система в целом включает в себя шину 11, с которой могут быть соединены процессор 12, главная память 14, статическая память 16, массовое запоминающее устройство 17 и контроллер 18 интегральной схемы. Статическая память 16 может включать в себя электрически стираемое программируемое постоянно запоминающее флэш-устройство ("флэш-ЭСППЗУ") или иное энергонезависимое запоминающее устройство, которое хранит множество битов данных на ячейку. Аналогично, массовое запоминающее устройство 17 может быть твердотельным накопителем 17 на жестких дисках, использующим энергонезависимые запоминающие устройства со множеством битов на ячейку для хранения данных.

Платы 19 и 20 интегральных схем могут быть включены в компьютерную систему и соединяются с шиной 26, выполненной согласно Международной ассоциации производителей плат памяти для персональных компьютеров (МАППППК) (PCMCIA). Шина 26 МАППППК соединена с шиной 11 и с контроллером 18 интегральной схемы (ИС) (IC) для обеспечения связной информации между платами 19 и 20 и остальными частями компьютерной системы. Контроллер 18 ИС обеспечивает управляющую и адресную информацию для плат 19 и 20 ИС по шине 26 МАППППК и соединен с шиной 11.

Компьютерная система может содержать далее дисплейное устройство 21, клавиатуру 22, устройство 23 управления курсором, устройство 24 изготовления твердых копий и устройство 25 дискретизации звука. Специальные компоненты и конфигурация компьютерной системы определяются конкретными применениями, для которых должна использоваться компьютерная система. К примеру, компьютерная система по фиг.2 может быть персональным цифровым ассистентом (ПЦА) (PDA), компьютерной системой с письменным вводом, универсальным компьютером или персональным компьютером.

Для каждого выполнения каждая запоминающия ячейка является флэш-ячейкой. Каждая флэш-ячейка в матрице может пребывать в одном из четырех аналоговых состояний, и состояние флэш-ячейки обозначается двумя двоичными разрядами. Фиг.3 показывает распределение многоуровневых ячеек в зависимости от порогового напряжения Vt. Как можно видеть, каждое состояние отделено разделительным диапазоном, и предусмотрены три эталона Ref1, Ref2 и Ref3, по одному на каждый из трех разделительных диапазонов. Эталоны предназначены для различения аналоговых состояний. Состояние 1 относится к самому нижнему диапазону напряжений t из четырех состояний и обозначается двумя разрядами, имеющими оба значение логической единицы (оба стерты). Состояние 2 указывается, когда разряд более высокого порядка (разряд 1) является логической единицей, а разряд более низкого порядка (разряд 0) является логическим нулем. Состояние 3 указывается при помощи того, что разряд 1 является логическим нулем, а разряд 0 - логической единицей. Состояние 4 указывается посредством того, что оба разряда являются логическими нулями (оба запрограммированы). Число n возможных состояний не ограничено четырьмя. К примеру, число состояний может равняться трем, пяти, шестнадцати и т.д. Кроме того, соотнесение разрядов аналоговым состояниям может меняться. Например, самый низкий диапазон напряжений t может обозначаться тем, что оба разряда принимают значения логических нулей.

Следует отметить, что энергонезависимые запоминающие устройства иные, нежели флэш-ЭСППЗУ, и энергозависимые запоминающие устройства, такие как динамические оперативные запоминающие устройства (ДОЗУ) (DRAM), способны хранить три и более аналоговых состояний. Кроме того, следует отметить, что аналоговые состояния энергонезависимых устройств с плавающим затвором могут выражаться в терминах иных, нежели пороговое напряжение Vt. К примеру, аналоговые состояния могут выражаться как диапазоны пороговых напряжений Vt, как показано на фиг.3, как диапазоны стоковых токов ID, либо как диапазоны заряда, хранящегося на плавающем затворе. Энергозависимые запоминающие ячейки, такие как запоминающие ячейки ДОЗУ, обычно состоят из конденсатора и могут просто выражаться как диапазоны заряда, токов или напряжений.

Энергонезависимые запоминающие ячейки, которые имеют плавающий затвор, ведут себя как полевой транзистор с пороговым напряжением Vt, которое увеличивается по мере добавления заряда на плавающем затворе. Стоковый ток ID запоминающей ячейки ("ток ячейки") снижается по мере того, как возрастает пороговое напряжение Vt и уровень заряда ячейки. Пороговое напряжение Vt запоминающей ячейки связано со стоковым током ID запоминающей ячейки выражением IDGmx(VG-Vt) для VD>VG-Vt, Gm есть активная межэлектродная проводимость запоминающей ячейки; VG есть напряжение затвора запоминающей ячейки; VD есть напряжение стока запоминающей ячейки; и Vt есть пороговое напряжение запоминающей ячейки.

Учитывая данное соотношение, имеется несколько разных путей для считывания величины заряда, хранящегося на плавающем затворе запоминающей ячейки, включающих в себя: считывание тока ячейки в запоминающей ячейке, когда на затвор выбора запоминающей ячейки приложено постоянное напряжение; считывание величины напряжения, требуемого на затворе выбора, чтобы обеспечить подъем ожидаемому току ячейки для запоминающей ячейки; считывание падения напряжения на нагрузке, которая соединена со стоком запоминающей ячейки, когда на плавающий затвор запоминающей ячейки приложено постоянное напряжение, при этом ток ячейки определяет величину падения напряжения на нагрузке; и считывание величины напряжения, требуемого на затворе выбора, чтобы обеспечить подъем ожидаемому падению напряжения на нагрузке, которая соединена со стоком запоминающей ячейки. Для определения аналогового состояния запоминающей ячейки необходимо, однако, определить точное количество заряда, хранящегося на плавающем затворе. Достаточно сравнить характеристику запоминающей ячейки с известным эталоном.

Один вид эталона представляет собой эталонную запоминающую ячейку, запрограммированную так, чтобы иметь известное пороговое напряжение Vt, которое обычно лежит между определяемыми состояниями. Считывающая схема для запоминающей ячейки может быть продублирована и для эталонной запоминающей ячейки, и выходные сигналы считывающей схемы и эталонной считывающей схемы могут сравниваться между собой с использованием дифференциального компаратора. Поскольку считывание уровня заряда ячейки в запоминающей ячейке обычно требует сравнения либо напряжений, либо токов, эталон может быть реализован путем использования источников напряжения или источников тока для подачи напряжений или токов, которые соответствуют эталонной запоминающей ячейке с уровнем заряда ячейки между определяемыми аналоговыми состояниями. По этой причине эталоны Ref1, Ref2 и Реf3 не конкретизированы в том плане, представляют ли они пороговые напряжения, токи ячейки или уровни заряда, хранящегося на плавающем затворе. Вместо этого следует понять, что эталоны, показанные на фиг.3, соответствуют характеристикам запоминающей ячейки, как это определено соотношением между уровнем заряда ячейки, током ID ячейки и пороговым напряжением Vt. С целью упрощения дальнейшего рассмотрения, эталоны Ref1, Ref2 и Ref3 будут выражаться как пороговые напряжения VR1, VR2 и VR3 соответственно.

Фиг. 4А является блок-схемой, показывающей способ двоичного поиска для определения состояния запоминающей ячейки с более чем двумя возможными состояниями. На шаге 301 уровень заряда ячейки в выбранной ячейке считывается и сравнивается с первой эталонной флэш-ячейкой, у которой ее t равно VR2. В зависимости от результата начального сравнения считанный уровень заряда ячейки сравнивается с ячейкой, выбранной из второй эталонной флэш-ячейки, у которой ее Vt равно VR1, и третьей эталонной флэш-ячейки, у которой ее Vt равно VR3. Если считанный уровень заряда ячейки в выбранной флэш-ячейке меньше, чем у первой эталонной флэш-ячейки, считанный уровень заряда ячейки сравнивается на шаге 302 со второй эталонной флэш-ячейкой, и выбранная флэш-ячейка находится тогда либо в состоянии 1, либо в состоянии 2. Если же считанный уровень заряда ячейки в выбранной флэш-ячейке больше, чем у первой эталонной флэш-ячейки, то считанный уровень заряда ячейки сравнивается на шаге 303 с третьей эталонной флэш-ячейкой, и выбранная флэш-ячейка находится тогда либо в состоянии 3, либо в состоянии 4. Считывание уровня заряда ячейки может осуществляться согласно любому из ранее рассмотренных способов.

Фиг. 4В представляет собой обычную блок-схему алгоритма, показывающую способ двоичного поиска по настоящему изобретению. На шаге 311 считывается уровень заряда ячейки в запоминающей ячейке. На шаге 312 определяется, меньше ли заряд ячейки в запоминающей ячейке, чем уровень заряда ячейки в эталоне Ref2. Если уровень заряда ячейки в запоминающей ячейке меньше, чем уровень заряда ячейки в эталоне Ref2, то пороговое напряжение Vt запоминающей ячейки меньше, чем у эталонной запоминающей ячейки, у которой Vt равно VR2. Аналогично, ток ID ячейки в запоминающей ячейке больше, чем ток IR2 ячейки в эталонной запоминающей ячейке с током IR2. Если уровень заряда ячейки в запоминающей ячейке меньше, чем уровень заряда ячейки в эталоне Ref2, то на шаге 313 выбирается Ref1. На шаге 314 определяется, меньше ли заряд ячейки в запоминающей ячейке, чем уровень заряда ячейки в эталоне Ref1. Если уровень заряда ячейки в запоминающей ячейке меньше, чем уровень заряда ячейки в эталоне Ref1, то на шаге 315 запоминающая ячейка индицируется как имеющая состояние 1. Если уровень заряда ячейки в запоминающей ячейке больше уровня заряда ячейки в эталоне Ref1, то на шаге 316 запоминающая ячейка индицируется как имеющая состояние 2.

Если уровень заряда ячейки в запоминающей ячейке меньше, чем уровень заряда ячейки в эталоне Ref2, то на шаге 317 выбирается эталон Ref3. На шаге 318 определяется, меньше ли заряд ячейки в запоминающей ячейке, чем уровень заряда ячейки в эталоне Ref3. Если уровень заряда ячейки в запоминающей ячейке меньше, чем уровень заряда ячейки в эталоне Ref3, то на шаге 319 запоминающая ячейка индицируется как имеющая состояние 3. Если уровень заряда ячейки в запоминающей ячейке больше, чем уровень заряда ячейки в эталоне Ref3, то на шаге 320 запоминающая ячейка индицируется как имеющая состояние 4.

Фиг. 5 показывает считывающую схему для определения состояния запоминающей ячейки с более чем двумя возможными состояниями. Эта схема воплощает способ по фиг.4А-4В. Эта схема использует считывающую схему с постоянным напряжением затвора и изменяемым током ячейки, в которой постоянное смещающее напряжение Vs прикладывается к затворам выбора выбранной флэш-ячейки 401 и эталонных флэш-ячеек 486, 487 и 488. Состояние выбранной флэш-ячейки 401 как функция от уровня заряда на плавающем затворе 402 флэш-ячейки 401 определяется путем сравнения тока ячейки в выбранной флэш-ячейке 401 с эталонными токами ячейки эталонных флэш-ячеек 486 и одной выбранной из эталонных флэш-ячеек 487 и 488. Для считывания соответствующих токов ячейки к стокам соответствующих флэш-ячеек присоединяется нагрузка, чтобы обеспечить подъем падения напряжения. Таким образом уровень заряда ячейки в выбранной флэш-ячейке считывается и используется для определения аналогового состояния выбранной флэш-ячейки.

Многоуровневая флэш-ячейка 401 по настоящему выполнению включает в себя затвор выбора, плавающий затвор 402, сток и исток. Выбранная флэш-ячейка 401 является одной из матрицы 410 таких многоуровневых флэш-ячеек, расположенных в виде матрицы из строк и столбцов. Выбранная флэш-ячейка 401 выбирается, когда дешифратор 420 строк и дешифратор столбцов 430 выбирают выбранную флэш-ячейку 401 в ответ на выданный пользователем адрес. Когда выбранная флэш-ячейка 401 выбрана, на затвор выбора флэш-ячейки 401 прикладывается смещающее напряжение Vs, а сток флэш-ячейки 401 присоединяется к схеме 440 стокового смещения через дешифратор 430 столбца. Понятно, что аналогичным образом могут выбираться совместно несколько флэш-ячеек матрицы 410, так что одновременно может считываться множество разрядов данных. Соответственно, каждая выбранная ячейка будет соединяться со считывающей схемой подобно тому, как показано на фиг.5.

Уровень заряда ячейки на плавающем затворе 402 выбранной флэш-ячейки 401 определяет величину тока ячейки, который протекает через выбранную флэш-ячейку 401, когда к затвору выбора выбранной флэш-ячейки 401 прикладывается смещающее напряжение Vs путем определения порогового напряжения Vt ячейки. Когда выбранная флэш-ячейка 401 проводит ток, соответствующий ток поступает в нагрузку 445 столбца, что приводит к падению напряжения от источника VCC до узла 450. Напряжение на узле 450 считывается дифференциальными компараторами 460 и 470, используемыми для определения состояния флэш-ячейки 401.

На фиг. 5 нагрузка 445 столбца показана в виде n-канального полевого транзистора 446, включенного в качестве резистора, исток которого соединен с узлом 450, сток подключен к напряжению VCC, а затвор подключен к постоянному напряжению VCL. Постоянное напряжение VCL предпочтительно таково, что полевой транзистор 446 работает в области насыщения. Альтернативно, нагрузкой столбца может быть резистор. Схема 440 стокового смещения также включена между матрицей 410 и узлом 450. Функция схемы 440 стокового смещения состоит в том, чтобы изолировать нагрузку 445 столбца от стока выбранной флэш-ячейки 401 в процессе смещения стока выбранной флэш-ячейки 401. Схема стокового смещения включает в себя n-канальный полевой транзистор 441, сток которого соединен с узлом 450, исток подключен к выбранной флэш-ячейке 401 через дешифратор 420 столбца, а затвор соединен с выходом инвертора 442, вход которого подключен к истоку полевого транзистора 441. Альтернативно, n-канальный полевой транзистор 441 может включаться по каскадной схеме со статическим затвором.

Напряжение на узле 450 является функцией стоково-истокового тока выбранной флэш-ячейки 401. В свою очередь, ток ячейки в выбранной флэш-ячейке 401 является функцией от величины заряда на плавающем затворе 402. По мере возрастания Vt, ток ячейки снижается. Аналогично, ток ячейки возрастает по мере снижения Vt. Таким образом, если выбранная флэш-ячейка 401 находится в состоянии 1, напряжение на узле 450 меньше, чем в случае, когда выбранная флэш-ячейка 401 находится в состоянии 2.

В этой схеме компараторы 460 и 470 определяют состояние выбранной флэш-ячейки 401 посредством сравнения напряжения на узле 450 с напряжениями на эталонных узлах 465 и 475 соответственно. В данном выполнении напряжение на эталонном узле 465 определяется эталонной флэш-ячейкой 486, у которой t напряжение установлено на VR2. Таким образом, напряжение на эталонном узле 465 больше, чем напряжение на узле 450, если выбранная флэш-ячейка 401 запрограммирована в состояние 1 или состояние 2. Напряжение на узле 465 меньше напряжения на узле 450 в случае, если выбранная флэш-ячейка 401 запрограммирована в состояние 3 или состояние 4. У эталонной флэш-ячейки 486 исток заземлен, затвор подключен к смещающему напряжению Vs, а сток соединен со схемой 497 стокового смещения, которая предпочтительно одинакова со схемой 440 стокового смещения. Схема 497 стокового смещения подключена к схеме 496 нагрузки столбца, которая предпочтительно одинакова с нагрузкой 445 столбца. Для компаратора 470 напряжение на эталонном узле 475 определяется посредством выбора одной из эталонных флэш-ячеек 487 и 488, у которых напряжение Vt равны соответственно VR1 и VR2. Эталонный узел 475 аналогично соединен с эталонной нагрузкой 466 столбца и эталонным стоковым смещением 467.

Существует несколько различных путей для обеспечения эталонного напряжения, чтобы считывать состояние выбранной флэш-ячейки. Например, одно схемное решение состоит в обеспечении двух эталонных ячеек с разными пороговыми напряжениями Vt, стоки которых объединены. Две одинаковые схемы стоковой нагрузки соединены параллельно со стоками этих двух эталонных ячеек в эталонный узел. Предположим, что к затворам выбора эталонных ячеек приложено одинаковое напряжение, тогда напряжение на эталонном узле эквивалентно напряжению единственной эталонной ячейки, у которой ток ячейки равен среднему от токов ячейки в двух эталонных ячеек, умноженному на сопротивление единственной схемы нагрузки столбца. Кроме того, эталон напряжения может генерироваться с использованием единственной эталонной ячейки, затвор которой устанавливается на одной из (n-1) различных величин с помощью цифроаналогового преобразователя. Для более подробного рассмотрения одной эталонной схемы см. патент США 5289412, выданный на имя Frary et al. и в целом принадлежащий Intel Corporation в Санта-Барбаре, Калифорния.

Дополнительно, ток через эталонную нагрузку 466 столбца может вырабатываться иными схемами, нежели эталонные флэш-ячейки. Например, могут использоваться источник постоянного тока или токовое зеркало. Использование схем токового зеркала совместно с матрицей эталонных флэш-ячеек обеспечивает необходимые эталонные токи для одновременного считывания множества флэш-ячеек без необходимости воспроизводить матрицу эталонных флэш-ячеек для каждого выхода запоминающего устройства.

Отрицательные выводы компараторов 460 и 470 соединены оба с узлом 450 для считывания результирующего напряжения от приложения смещающего напряжения Vs к затвору выбора выбранной флэш-ячейки 401. Положительный вывод компаратора 460 соединен с эталонным узлом 465. Положительный вывод компаратора 470 соединен с эталонным узлом 475. Выбор между двумя эталонными флэш-ячейками 487 и 488 делается в ответ на выходной сигнал компаратора 460. Между шиной 490 выходного сигнала компаратора 460 и первой и второй эталонными ячейками включена селекторная схема 480.

Селекторная схема 480 включает в себя первый n-канальный полевой транзистор 481, включенный между схемой 497 стокового смещения и эталонной флэш-ячейкой 487, и второй n-канальный полевой транзистор 482, включенный между схемой 497 стокового смещения и эталонной флэш-ячейкой 488. Сигнальная шина 490, которая является выходом компаратора 460, соединена с затвором полевого транзистора 481. Между шиной 490 выходного сигнала и затвором полевого транзистора 482 включен инвертор 483. Если выход компаратора 460 находится на логической единице, инициируя тот факт, что у выбранной флэш-ячейки 401 напряжение Vt ниже, чем у эталонной флэш-ячейки 486, то первый полевой транзистор 481 включается и второй компаратор 470 соединяется с эталонной флэш-ячейкой 487. Если же выход компаратора 460 находится на логическом нуле, то инвертор инвертирует этот выход, чтобы включить полевой транзистор 482, соединяя второй компаратор 470 с эталонной ячейкой 488. Второй компаратор 470 выдает результат второго сравнения по шине 491 выходного сигнала. Для данного выполнения по шине 490 выходного сигнала выдается старший разряд "Разряд 1", а по шине 491 выходного сигнала выдается младший разряд "Разряд 0". Таким образом, не требуется никакой дешифрирующей логики, т.к. выходы компараторов 460 и 470 прямо соответствуют состоянию выбранной флэш-ячейки 401. Шины 490 и 491 выходного сигнала могут, таким образом, непосредственно отображаться в выходы запоминающего устройства, так что оба разряда выбранной флэш-ячейки 401 считываются в параллельном виде.

Считывающая схема данного выполнения особенно полезна, когда число n возможных состояний является степенью двойки, т.е. когда (log2 n) является целым числом, потому что эта схема предназначена для выполнения двоичного поиска. Когда n равно 4, пороговое напряжение Vt первой эталонной ячейки предпочтительно находится в разделительном диапазоне между (n/2)-м состоянием и (n/2+1)-м состоянием. Если пороговое напряжение Vt первой эталонной ячейки больше, чем пороговое напряжение Vt выбранной флэш-ячейки, то пороговое напряжение Vt второй эталонной ячейки предпочтительно находится в разделительном диапазоне между (n/4)-м состоянием и (n/4+1)-м состоянием. Если пороговое напряжение Vt первой эталонной ячейки меньше, чем пороговое напряжение Vt выбранной флэш-ячейки, то пороговое напряжение Vt второй эталонной ячейки предпочтительно находится в разделительном диапазоне между (3n/4)-м состоянием и (3n/4+1)-м состоянием. Для каждого дополнительного разряда из числа хранящихся на ячейку предпочтительно добавляется один компаратор и видоизменяется селекторная схема.

Когда n равно 8, 16, 32 и т.д., выбор эталонных ячеек продолжается аналогично, при этом остающиеся состояния делятся пополам до тех пор, пока не будут определены состояния всех разрядов, хранящихся во флэш-ячейке. Фиг. 6 является распределением флэш-ячеек в зависимости от Vt для флэш-устройства, способного иметь семь состояний. Фиг.7 показывает блок-схему алгоритма для двоичного поиска, когда число состояний равно 8. Согласно фиг.7, двоичный поиск восьми эталонных ячеек начинается на шаге 711 с начального сравнения уровня заряда ячейки в выбранной ячейке с уровнем заряда ячейки первой эталонной ячейки, имеющей напряжение Vt, равное VR4. Если считанный уровень заряда ячейки меньше, чем у первой эталонной ячейки, то поиск продолжается на шагах 712, 713 и 714, как это описано на шагах 301, 302 и 303 фиг. 4А. Если считанный уровень заряда ячейки больше, чем у первой эталонной ячейки, то поиск продолжается, как показано в шагах 722, 723 и 724. Каждое состояние представляется тремя двоичными разрядами.

Фиг. 8 иллюстрирует считывающую схему, использующую единственный компаратор для определения состояния флэш-ячейки с четырьмя возможными состояниями. В отличие от первого выполнения данное выполнение представляет собой синхронную схему. Как и в первом выполнении, отрицательный вывод компаратора 460 соединен с узлом 450, а положительный вывод компаратора 460 соединен с эталонным узлом 465. Дешифрирующая схема 563 определяет, какую из трех эталонных флэш-ячеек 486, 487 и 488 следует подключить к эталонной схеме 467 стокового смещения. Когда число состояний равно четырем, запускается счетчик 566 с отсчетом, равным 0, и имеющий максимальный отсчет, равный 1. Максимальный отсчет увеличивается на единицу для каждого дополнительного разряда данных, хранящихся во флэш-ячейке. Для трехразрядной ячейки максимальный отсчет будет равен двум. Тактовый генератор 567 обеспечивает на счетчик 566 тактовый сигнал, который увеличивает его счет по одному на каждом тактовом периоде. Частота тактового генератора может определяться хорошо известными в технике способами.

Дешифрирующая схема 563 имеет в качестве своих входов выход счетчика 566 и выход первого фиксатора 580. Примерная таблица истинности для дешифрирующей схемы 563 иллюстрируется в табл. 1. Полевые транзисторы 610, 615, 620 и 625 вместе с инверторами 605 и 630 воплощают таблицу истинности, т.е. двоичный поиск, подобный тому, что показан на фиг.4А - 4В.

Во время операции считывания счетчик инициализируется в 0, так что стоковое смещение 457 соединяется с эталонной флэш-ячейкой 486. Эталонная флэш-ячейка 486 имеет пороговое напряжение Vt, равное VR2. Результат первого сравнения запоминается в фиксаторе 580. Первый результат выдается фиксатором 580 по сигнальной шине 590, которая замкнута обратно на дешифрирующую схему 563. Если первым результатом является логическая единица, то выбирается эталонная флэш-ячейка 487, у которой пороговое напряжение Vt равно VR1, и напряжение на 465 сравнивается с напряжением на узле 450. Если же первый результат представляет собой логический нуль, то выбирается эталонная флэш-ячейка 488, у которой пороговое напряжение Vt равно VR3. Второй результат выдается компаратором 460 и запоминается в фиксаторе 585. Второй результат выдается фиксатором 585 по сигнальной шине 591. Шина 590 выходного сигнала выдает старший разряд "Разряд 1", а шина 591 выходного сигнала выдает младший разряд "Разряд 0".

Предыдущее описание изобретения рассмотрено со ссылкой на примеры его воплощения. Очевидно, однако, что в нем могут быть осуществлены различные видоизменения и замены без отхода от более широкого объема защиты изобретения, как оно охарактеризовано в прилагаемой формуле изобретения. Соответственно, описание и чертежи должны рассматриваться в иллюстративном, а не в ограничительном смысле.


Формула изобретения

1. Способ определения состояния флэш-ячейки в устройстве флэш-памяти, содержащем по меньшей мере одну флэш-ячейку электрически стираемого программируемого постоянного запоминающего устройства (ЭСППЗУ), состояние которой соответствует заданному диапазону уровней заряда упомянутой ячейки, заключающийся в том, что считывают уровень заряда флэш-ячейки, сравнивают, используя первый компаратор, уровень заряда флэш-ячейки и уровень заряда первой эталонной ячейки, выводят из первого компаратора сигнал, являющийся результатом сравнения упомянутых уровней заряда флэш-ячейки и первой эталонной ячейки, причем упомянутый сигнал соответствует одному из двух битов, представляющих возможное состояние флэш-ячейки, подают упомянутый сигнал на вход селекторной схемы, выбирают одну ячейку из числа второй эталонной ячейки и третьей эталонной ячейки, используя селекторную схему, причем выбор между второй и третьей эталонными ячейками зависит от результата упомянутого сравнения, причем вторую эталонную ячейку выбирают в том случае, если результат сравнения указывает, что уровень заряда флэш-ячейки меньше уровня заряда первой эталонной ячейки, причем третью эталонную ячейку выбирают в том случае, если результат сравнения указывает, что уровень заряда флэш-ячейки превышает уровень заряда первой эталонной ячейки, с помощью второго компаратора сравнивают уровень заряда флэш-ячейки с уровнем заряда выбранной одной ячейки из числа второй и третьей эталонных ячеек, и из второго компаратора выводят сигнал, полученный в результате сравнения уровней заряда флэш-ячейки и выбранной одной ячейки из числа второй и третьей эталонных ячеек, соответствующий другому биту из двух битов, представляющих возможное состояние флэш-ячейки, причем первый компаратор продолжает выводить сигнал, представляющий результат сравнения уровней заряда флэш-ячейки и первой эталонной ячейки одновременно с подачей упомянутого сигнала из первого компаратора на вход селекторной схемы, сравнением с помощью второго компаратора уровней заряда флэш-ячейки и выбранной одной эталонной ячейки из числа второй и третьей эталонных ячеек и выведением из второго компаратора сигнала, полученного в результате сравнения упомянутых уровней флэш-ячейки и выбранной одной ячейки из числа второй и третьей эталонных ячеек, по упомянутым битам определяют состояние флэш-ячейки.

2. Способ определения состояния флэш-ячейки в устройстве флэш-памяти, содержащем по меньшей мере одну флэш-ячейку электрически стираемого программируемого постоянного запоминающего устройства (ЭСППЗУ), причем каждое состояние флэш-ячейки соответствует заданному диапазону уровней заряда упомянутой ячейки, причем способ содержит этапы: считывают уровень заряда флэш-ячейки, сравнивают, используя компаратор, уровень заряда флэш-ячейки и уровень заряда первой эталонной ячейки в схеме дешифратора, выводят из компаратора сигнал, являющийся результатом сравнения упомянутых уровней заряда флэш-ячейки и первой эталонной ячейки, и соответствующий одному из двух битов, представляющих возможное состояние флэш-ячейки, выбирают схемой дешифратора одну ячейку из числа второй эталонной ячейки и третьей эталонной ячейки в ответ на результат упомянутого сравнения, причем вторую эталонную ячейку выбирают в том случае, если уровень заряда флэш-ячейки меньше уровня заряда первой эталонной ячейки, причем третью эталонную ячейку выбирают в том случае, если результат упомянутого сравнения показывает, что уровень заряда флэш-ячейки превышает уровень заряда первой эталонной ячейки, сравнивают, с использованием компаратора, уровень заряда флэш-ячейки с уровнем заряда выбранной одной ячейки из числа второй и третьей эталонных ячеек, и выводят из компаратора сигнал, полученный в результате сравнения уровней заряда флэш-ячеек и выбранной одной ячейки из числа второй и третьей эталонных ячеек, и соответствующий другому биту из двух битов, представляющих возможное состояние флэш-ячейки.

3. Считывающая схема для определения состояния флэш-ячейки в устройстве флэш-памяти, содержащем по меньшей мере одну флэш-ячейку электрически стираемого программируемого постоянного запоминающего устройства (ЭСППЗУ), состояние которой соответствует заданному диапазону уровней заряда упомянутой ячейки, содержащая первый компаратор, который сравнивает уровень заряда флэш-ячейки и уровень заряда первой эталонной ячейки для формирования сигнала, который соответствует одному из двух битов, представляющих возможное состояние флэш-ячейки, селекторную схему, которая принимает упомянутый сигнал от первого компаратора и выбирает вторую эталонную ячейку, если упомянутый сигнал указывает, что уровень заряда флэш-ячейки меньше уровня заряда первой эталонной ячейки, и выбирает третью эталонную ячейку, если упомянутый сигнал указывает, что уровень заряда флэш-ячейки превышает уровень заряда первой эталонной ячейки, и второй компаратор, который сравнивает уровень заряда флэш-ячейки и уровень заряда одной выбранной ячейки из числа второй и третьей эталонных ячеек для формирования сигнала, который соответствует другому биту из двух битов, представляющих возможное состояние флэш-ячейки, причем упомянутый сигнал, сформированный первым компаратором, поддерживается, в то время как сигнал формируют вторым компаратором.

4. Считывающая схема для определения состояния флэш-ячейки в устройстве флэш-памяти, содержащем по меньшей мере одну флэш-ячейку электрически стираемого программируемого постоянного запоминающего устройства (ЭСППЗУ), состояние которой соответствует заданному диапазону уровней заряда упомянутой флэш-ячейки, содержащая компаратор, который сравнивает уровень заряда флэш-ячейки и уровень заряда первой эталонной ячейки для формирования сигнала, соответствующего одному из двух битов, представляющих возможное состояние флэш-ячейки, и схему дешифратора, которая принимает один сигнал от компаратора и выбирает вторую эталонную ячейку, если упомянутый сигнал указывает, что уровень заряда флэш-ячейки меньше уровня заряда первой эталонной ячейки, и выбирает третью эталонную ячейку, если упомянутый сигнал указывает, что уровень заряда флэш-ячейки превышает уровень заряда первой эталонной ячейки, при этом компаратор сравнивает уровень заряда флэш-ячейки с уровнем заряда выбранной одной ячейки из числа второй и третьей эталонных ячеек для формирования другого сигнала, соответствующего другому биту из двух битов, представляющих возможное состояние флэш-ячейки.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10



 

Похожие патенты:

Изобретение относится к оптическим накопителям данных

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах ЭВМ, в разработках систем ассоциативной памяти

Изобретение относится к цифровой вычислительной технике, а именно к устройствам памяти для ЭВМ и может быть использовано для построения запоминающих устройств с большой информационной емкостью

Изобретение относится к вычислительной технике

Изобретение относится к устройствам обработки информации

Изобретение относится к технике записи и воспроизведения информации, в частности к узлам оптико-механических запоминающих устройств, и позволяет повысить надежность записи и хранения информации и удобство эксплуатации

Изобретение относится к вычислительной технике, а более конкретно к запоминающим устройствам, и м.б

Изобретение относится к вычислительной технике и может быть использовано при создании запоминающих устройств

Изобретение относится к вычислительной технике, может быть использовано в оптических запоминающих устройствах вычислительных машин и позволяет повысить качество копирования оптических фильтров или носителей информации

Изобретение относится к вычислительной технике и может быть использовано при создании запоминающих устройств и устройств обработки информации на основе фотонного эха

Изобретение относится к организации памяти и соответствующих путей доступа в интегральной микросхеме

Группа изобретений относится к запоминающим устройствам. Технический результат – сокращение времени записи/считывания. Для этого согласно одному варианту осуществления запоминающее устройство на основе изменения сопротивления включает в себя ячейку запоминающего устройства, считывающий усилитель и глобальную битовую линию. Ячейка запоминающего устройства располагается в местоположении, в котором локальная битовая линия и линия слова пересекают друг друга. Ячейка запоминающего устройства подключается как к локальной битовой линии, так и к линии слова. Считывающий усилитель считывает данные, сохраненные в ячейке запоминающего устройства, посредством подачи тока считывания в ячейку запоминающего устройства. Глобальная битовая линия подключается между локальной битовой линией и считывающим усилителем. Глобальная битовая линия подает ток считывания, поданный посредством считывающего усилителя, в локальную битовую линию. Считывающий усилитель заряжает глобальную битовую линию до того, как локальная битовая линия и глобальная битовая линия подключаются между собой. 3 н. и 17 з.п. ф-лы, 9 ил.

Группа изобретений относится к запоминающим устройствам и может быть использована для обновления ячеек памяти. Техническим результатом является повышение надежности перекрестной энергонезависимой памяти. Контроллер памяти для обновления значения напряжения ячейки памяти содержит логическую схему чтения, выполненную для чтения значения напряжения ячейки памяти в перекрестной энергонезависимой памяти, содержащей множество ячеек памяти, при этом во множестве ячеек памяти значения напряжения соответственно установлены равными первому пороговому напряжению или второму пороговому напряжению; и логическую схему записи, соединенную с логической схемой чтения и выполненную для обновления значения напряжения первой одной или более ячеек из множества ячеек памяти, которое установлено равным второму пороговому напряжению, без изменения значения напряжения второй одной или более ячеек из множества ячеек памяти, которое установлено равным первому пороговому напряжению. 3 н. и 14 з.п. ф-лы, 6 ил.

Изобретение относится к считывающим схемам и может быть использовано для определения состояния полупроводниковой запоминающей ячейки

Наверх