Устройство для распознавания образов и подсчета критических выбросов или провалов напряжения и определения суммарного времени отказов электрооборудования

 

Изобретение относится к области информационно-измерительной и вычислительной техники и предназначено для выявления и подсчета выбросов или провалов напряжения, длительность превышения которыми различных уровней анализа больше заданных критических значений, а также определения суммарного времени пребывания электрооборудования в нерабочем состоянии при нестационарном напряжении в электрической сети. Техническим результатом является расширение функциональных возможностей устройства. Устройство содержит преобразователь переменного напряжения в постоянное, блок вычитания, источник опорных напряжений, инвертор, переключатель, n (где n - число уровней анализа модуля амплитуды выбросов или провалов напряжения) аналоговых компараторов, первый и второй цифровые компараторы, первый, второй, третий и четвертый счетчики, первый и второй цифровые блоки памяти, генератор прямоугольных импульсов, распределитель уровней, шифратор из унитарного кода в двоичный, SR-триггер, D-триггер, первый и второй элементы И, первый и второй элементы И-НЕ, элементы ИЛИ. 3 з.п. ф-лы, 1 табл., 8 ил.

Изобретение относится к области информационно-измерительной и вычислительной техники и предназначено для выявления и подсчета выбросов или провалов напряжения, длительность превышения которыми различных уровней анализа больше заданных критических значений, а также определения суммарного времени пребывания электрооборудования в нерабочем состоянии при нестационарном напряжении в электрической сети.

Известен детектор колебаний напряжения [1], содержащий входной преобразователь переменного напряжения в постоянное, к выходу которого подключен самопишущий прибор или шлейфовый осциллограф.

Недостатками аналога являются большие затраты средств на носитель регистрации изменений напряжения, а также значительная трудоемкость и большие затраты времени на обработку регистрограмм.

Аналогом предлагаемого устройства также является регистратор импульсных помех [2] , содержащий преобразователь переменного напряжения в постоянное, информационный ключ, время-амплитудный преобразователь, два амплитудно-временных преобразователя, два аналого-цифровых преобразователя, регистр счетчиков, электронные часы, триггер, три элемента задержки, три кнопки управления, цифропечатающую машину (перфоратор).

Недостатками этого аналога являются громоздкость, низкое быстродействие, значительная трудоемкость и большие затраты времени на обработку перфолент, а также невозможность определения суммарного времени отказов электрооборудования.

Наиболее близким техническим решением к предлагаемому является анализатор длительности выбросов и провалов напряжения [3], содержащий преобразователь переменного напряжения в постоянное, нуль-орган, блок формирования модуля, аналоговые компараторы, цифровой компаратор, счетчики, цифровые блоки памяти, элемент И, элемент НЕ, одновибратор, регистр, SR-триггер, два генератора прямоугольных импульсов, многоканальный коммутатор, распределитель уровней.

Недостатком прототипа являются узкие функциональные возможности, а именно невозможность выявления и подсчета выбросов или провалов напряжения, длительность превышения которыми различных уровней анализа больше заданных критических значений, а также определения суммарного времени пребывания электрооборудования в нерабочем состоянии при нестационарном напряжении в электрической сети.

Технические задачи, решаемые изобретением, - расширение функциональных возможностей устройства за счет возможности выявления и подсчета только критических выбросов или провалов напряжения, а также определения суммарного времени отказов электрооборудования.

Указанные технические задачи решаются благодаря тому, что в анализатор длительности выбросов и провалов напряжения, содержащий преобразователь переменного напряжения в постоянное, вход которого подключен ко входному зажиму устройства, n (где n - число уровней анализа модуля амплитуды выбросов или провалов напряжения) аналоговых компараторов, первый цифровой компаратор, первый, второй, третий и четвертый счетчики, первый и второй цифровые блоки памяти, SR-триггер, первый элемент И, распределитель уровней, генератор прямоугольных импульсов, выход которого соединен с тактовым входом распределителя уровней, первый и третий выходы которого соединены соответственно со входами записи второго счетчика и второго цифрового блока памяти, информационный выход которого соединен с информационным входом второго счетчика, информационный выход которого соединен с информационным входом второго цифрового блока памяти, выход первого счетчика соединен с адресным входом первого цифрового блока памяти, информационный выход которого соединен с первым входом "А" первого цифрового компаратора, дополнительно введены источник опорных напряжений, шифратор из унитарного кода в двоичный, второй цифровой компаратор, второй элемент И, элемент ИЛИ, первый и второй элементы И-НЕ, D-триггер, инвертор, переключатель, блок вычитания, вход уменьшаемого которого подключен к выходу преобразователя переменного напряжения в постоянное, вход вычитаемого подключен к (n+1)-му выходу источника опорных напряжений, а выход соединен со входом инвертора и первым зажимом переключателя, второй зажим которого подключен к выходу инвертора, а общий зажим соединен с объединенными между собой информационными входами n аналоговых компараторов, входы опорного напряжения которых подключены к соответствующим выходам источника опорных напряжений, а выходы соединены со входами шифратора из унитарного кода в двоичный, выход которого соединен со вторым входом "D" второго цифрового компаратора, первый вход "С" которого подключен к выходу первого счетчика, соединенному с адресным входом второго цифрового блока памяти, информационный выход второго счетчика соединен со вторым входом "В" первого цифрового компаратора, выход "В>А" которого соединен со входом синхронизации D-триггера, информационный вход которого соединен с шиной нулевого потенциала, а прямой выход соединен со входом установки единицы SR-триггера, вход установки нуля которого объединен со входом установки единицы D-триггера, вторым входом второго элемента И и первым входом второго элемента И-НЕ и подключен к выходу первого аналогового компаратора, прямой выход соединен с первым входом первого элемента И, а инверсный - с тактовым входом третьего счетчика, выход первого элемента И соединен с тактовым входом четвертого счетчика, а второй вход подключен к выходу генератора прямоугольных импульсов, выходы распределителя уровней соединены соответственно второй - с первыми входами первого элемента И-НЕ и второго элемента И, четвертый - с тактовым входом первого счетчика, первый выход "С>D" второго цифрового компаратора соединен со вторым входом первого элемента И-НЕ, выход которого через второй элемент И-НЕ соединен со входом установки нуля второго счетчика, второй "С<D" и третий "С=D" выходы второго цифрового компаратора соединены со входами элемента ИЛИ, выход которого соединен с третьим входом второго элемента И, выход которого соединен с тактовым входом второго счетчика; в одном из вариантов реализации блок вычитания содержит операционный усилитель, выход которого является выходом блока вычитания и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый входной резистор подключен ко входу вычитаемого блока вычитания, вход уменьшаемого которого через второй входной резистор соединен с неинвертирующим входом операционного усилителя, который соединен с шиной нулевого потенциала через дополнительный резистор; в одном из вариантов реализации инвертор содержит операционный усилитель, выход которого является выходом инвертора и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через входной резистор подключен ко входу инвертора, неинвертирующий вход операционного усилителя соединен с шиной нулевого потенциала; в одном из вариантов реализации шифратор из унитарного кода в двоичный содержит цифровой блок памяти, адресный вход которого является входом шифратора, а информационный выход является выходом шифратора.

Существенными отличиями предлагаемого технического решения являются использование новых элементов (источника опорных напряжений, шифратора из унитарного кода в двоичный, второго цифрового компаратора, второго элемента И, элемента ИЛИ, первого и второго элементов И-НЕ, D-триггера, инвертора, переключателя, блока вычитания) и организация новых связей между ними. Эти существенные отличия обеспечивают достижение положительного эффекта - расширения функциональных возможностей устройства.

На фиг. 1 представлена схема устройства, на фиг.2-4 предложены варианты реализации схем блока вычитания, инвертора и шифратора из унитарного кода в двоичный, на фиг.5 изображены граничные кривые зависимостей амплитуды выбросов и провалов напряжения от длительности, разделяющие области их допустимых и критических значений, на фиг.6 приведены графики изменений напряжения на элементах схемы устройства при стационарном, а на фиг.8 - при нестационарном напряжении, на фиг. 7 иллюстрируются динамические режимы работы элементов устройства.

Устройство (фиг. 1) содержит преобразователь 1 переменного напряжения в постоянное (ППНП), вход которого подключен ко входному зажиму 2 устройства, а выход соединен со входом уменьшаемого блока 3 вычитания (БВ), вход вычитаемого которого подключен к (n+1)-му выходу источника 4 опорных напряжений (ИОН), а выход соединен со входом инвертора 5 и первым зажимом переключателя 6, второй зажим которого подключен к выходу инвертора 5, а общий зажим соединен с объединенными между собой информационными входами n (где n - число уровней анализа модуля амплитуды выбросов или провалов напряжения) аналоговых компараторов 7-9, входы опорного напряжения которых подключены к соответствующим выходам ИОН 4, а выходы соединены со входами шифратора 10 из унитарного кода в двоичный, выход которого соединен со вторым входом "D" второго цифрового компаратора (ЦК) 11, первый вход "С" которого подключен к выходу первого счетчика 12, соединенному с объединенными между собой адресными входами первого 13 и второго 14 цифровых блоков памяти (ЦБП), информационный выход последнего соединен с информационным входом второго счетчика 15, информационный выход которого соединен с информационным входом второго ЦБП 14 и вторым входом "В" первого ЦК 16, первый вход "А" которого подключен к выходу первого ЦБП 13, а выход "В>А" соединен со входом синхронизации D-триггера 17, информационный вход которого соединен с шиной нулевого потенциала, а прямой выход соединен со входом установки единицы SR-триггера 18, вход установки нуля которого объединен со входом установки единицы D-триггера 17, первым входом второго элемента И-НЕ 19 и вторым входом второго элемента И 20 и подключен к выходу первого аналогового компаратора 7, прямой выход соединен с первым входом первого элемента И 21, а инверсный - с тактовым входом третьего счетчика 22, выход первого элемента И 21 соединен с тактовым входом четвертого счетчика 23, а второй вход подключен к выходу генератора 24 прямоугольных импульсов (ГПИ), соединенному с тактовым входом распределителя 25 уровней (РУ), выходы которого соединены соответственно первый - со входом записи второго счетчика 15, второй - с первыми входами первого элемента И-НЕ 26 и второго элемента И 20, третий - со входом записи второго ЦБП 14, четвертый - с тактовым входом первого счетчика 12, первый выход "С>D" второго ЦК 11 соединен со вторым входом первого элемента И-НЕ 26, выход которого через второй элемент И-НЕ 19 соединен со входом установки нуля второго счетчика 15, второй "А<В" и третий "А=В" выходы второго ЦК 11 соединены со входами элемента ИЛИ 27, выход которого соединен со вторым входом второго элемента И 20, выход которого соединен с тактовым входом второго счетчика 15.

В одном из вариантов реализации блок 3 вычитания (фиг.2) содержит операционный усилитель (ОУ) 28, выход которого является выходом БВ 3, который через резистор 29 обратной связи соединен с инвертирующим входом ОУ 28 и через первый входной резистор 30 подключен ко входу вычитаемого БВ 3, вход уменьшаемого которого через второй входной резистор 31 соединен с неинвертирующим входом ОУ 28, который через дополнительный резистор 32 соединен с шиной нулевого потенциала.

В одном из вариантов реализации инвертор 5 (фиг.3) содержит ОУ 33, выход которого является выходом инвертора 5, который через резистор 34 обратной связи соединен с инвертирующим входом ОУ 33, который через входной резистор 35 подключен ко входу инвертора 5, неинвертирующий вход ОУ 33 соединен с шиной нулевого потенциала.

В одном из вариантов реализации шифратор 10 (фиг.4) из унитарного кода в двоичный содержит ЦБП 36, адресный вход которого является входом шифратора 10, а информационный выход является выходом шифратора 10.

В другом варианте реализации шифратор 10 (при n<16) может быть выполнен по схеме, приведенной в работе [4], на логических элементах НЕ, И-НЕ, И-ИЛИ-НЕ.

Исследования, проведенные в [5-8], показывают, что отказ электрооборудования (ЭО) происходит в том случае, если превышаются параметры двух характеристик выбросов (или провалов) напряжения : амплитуда (у провала - глубина) и длительность превышения уровня. На фиг.5 приведены граничные зависимости U_кр(t_кр) критических значений уровня напряжения U_кр от критической допустимой длительности его превышения t_кр (см. кривые 1 и 2 на фиг.5 соответственно для выбросов и провалов напряжения), разделяющие квадранты U_в0t и U_п0t (квадранты значений параметров соответственно выбросов и провалов напряжения) на области I и II соответственно работоспособного и неработоспособного состояния ЭО.

Рассмотрим работу устройства при стационарном напряжении на примере распознавания образа выброса напряжения, изображенного на фиг.6 (см. напряжение U₃). В этом случае переключатель 6 находится в нижнем положении.

Уровни срабатывания U_опi, аналоговых компараторов 7-9, которые задаются группой из n нижних выходов ИОН 4, соответствуют критическим уровням напряжения , взятым на перегибе в кривой 1 на фиг.5: Унитарный позиционный заполненный код компараторов 7-9, приложенный к адресному входу ЦБП 36 шифратора 10, преобразуется последним в двоичный код согласно таблице (см. в конце описания).

Каждому критическому уровню анализа выброса напряжения соответствует критическая длительность (см.фиг.5) его превышения.

Идентификация критических выбросов напряжения по длительности осуществляется с помощью кодов критической длительности (ККД), записанных в ячейках первого ЦБП 13. Например, при n=7 в ЦБП 13 заполняются восемь ячеек с адресами 000-111. В каждую ячейку в двоичном коде записывается значение ККД, пропорциональное критической длительности : где f₂₄ - частота следования импульсов ГПИ 24.

В ячейку ЦБП 13 с адресом 000 вписывается максимально возможный заполненный код

например, при 8-разрядном исполнении элементов устройства 13-16.

Напряжение на (n+1)-м выходе ИОН 4 соответствует номинальному напряжению сети U_н.

Устройство работает следующим образом.

Преобразователь 1 осуществляет преобразование переменного напряжения сети u(t) в постоянное напряжение, пропорциональное действующему значению контролируемого напряжения U(t).

Напряжение с выхода ППНП 1 поступает на вход уменьшаемого БВ 3, ко входу вычитаемого которого приложено номинальное напряжение сети U с выхода ИОН 4. В результате на выходе БВ 3 появляется напряжение (см. фиг.6):
U₃=U(t)-U_н. (1)
Это напряжение без изменений через переключатель 6 (который находится в нижнем положении) подается на объединенные информационные входы аналоговых компараторов 7-9.

При отсутствии выброса напряжения компараторы 7-9 находятся в отпущенном состоянии, при котором их выходные напряжения равны нулю. В частности, выходное нулевое напряжение первого компаратора 7 (см. фиг.7), проходя через второй элемент И-НЕ 19, преобразуется в единичное напряжение, которое непрерывно удерживает в нулевом состоянии второй счетчик 15 (или обнуляет его). Выходные импульсы ГПИ 24 поступают на вход РУ 25, что обуславливает непрерывное сканирование единичных управляющих импульсов по его выходам. При таком подготовительном режиме обнуляется содержимое всех ячеек второго ЦБП 14.

В процессе нарастания напряжение U₃ в момент времени t₁ на фиг.6 (а также на фиг. 7, которой более подробно иллюстрируется работа ГПИ 24, РУ 25 и элементов И-НЕ 19 и И 20 в окрестностях момента времени t₁) превышает уровень срабатывания первого компаратора 7 U_оп1, который в этом случае срабатывает - на его выходе появляется единичное напряжение. В частности, это напряжение прикладывается к первому входу второго элемента И-НЕ 19, снимая таким образом постоянно присутствующее единичное напряжение со входа установки нуля второго счетчика 15.

С этого момента схема устройства переходит в динамический режим определения длительности выброса выше первого уровня анализа U_оп1 - с непрерывным сопоставлением ее с критическим значением . Осуществляется это следующим образом.

При нулевом выходном коде счетчика 12: на выходе ЦБП 14 присутствует содержимое ячейки с адресом 000, которое в момент времени t₁ равно нулю; код на выходе шифратора 10 (см. табл.) равен 001; содержимое счетчика 15 равно нулю. В результате напряжения на выходах ЦК 11 "С>D" и "С=D" равны нулю, а на выходе "С<D" - единице; напряжение на выходе "В>А" ЦК 16 равно нулю.

При очередном импульсе ГПИ 24 (см. фиг.7) на первом выходе РУ 25 появляется единичный импульс, который вписывает в счетчик 15 содержимое ячейки с адресом 000, равное 00000000.

Импульс, появляющийся на втором выходе РУ 25, проходя через элемент И 20 (к его первому входу приложено единичное напряжение с выхода элемента ИЛИ 27, а ко второму - единичное напряжение с выхода первого аналогового компаратора 7), увеличивает на единицу содержимое счетчика 15, которое становится равным 00000001.

Появляющийся на третьем выходе РУ 25 импульс возвращает увеличенную на единицу информацию 00000001 в ту же ячейку ЦБП 14 с адресом 000.

Импульсом с четвертого, последнего, выхода РУ 25 на единицу увеличивается содержимое счетчика 12, которое становится равным 001.

При таком выходном коде счетчика 12: на выходе ЦБП 14 присутствует содержимое ячейки с адресом 001, которое в момент времени t₁ также равно нулю/напряжение на выходе ЦК 11 "С=D" равно единице. Никаких других изменений в схеме устройства после момента времени t₁ не происходит.

Как и в предшествующем цикле работы РУ 25, информация 00000000 из ячейки ЦБП 14 с адресом 001 преобразуется в 00000001, после чего возвращается назад в ту же ячейку.

Импульсом с четвертого выхода РУ 25 содержимое счетчика 12 преобразуется в 010. При таком коде счетчика 12 напряжение на выходе ЦК 11 "С>D" становится равным единице, а на выходах "С<D" и "С=D" - нулю. При такой ситуации напряжение на выходе элемента ИЛИ 27 равно нулю, и импульс со второго выхода РУ 25 не пропускается элементом И 20 на тактовый вход счетчика 15. Однако этот импульс, последовательно проходя через элементы 26 и 19, поступает на вход установки нуля счетчика 15 и подтверждает его нулевое содержимое.

Аналогично при выходных кодах счетчика 12, больших 001, содержимое соответствующих ячеек ЦБП 14 остается нулевым.

После полного заполнения счетчика 12 и последующего его обнуления в очередных циклах работы РУ 25 содержимое ячеек ЦБП 14 с адресами 000 и 001 из 00000001 преобразуется в 00000010.

В следующем цикле работы счетчика 12 содержимое этих же ячеек преобразуется, соответственно, из 00000010 в 00000011 и т.д.

К моменту времени t₂ на фиг.6 содержимое ячеек 000 и 001 ЦБП 14 становится, например, равным 00001000.

В момент времени t₂ напряжение U₃ на фиг.6 превышает уровень срабатывания второго компаратора 8 U_оп2 - на выходе последнего появляется единичное напряжение. В этом случае на выходе шифратора 10 появляется код (см. табл.) 010. При этом нарастание содержимого ячеек 000 - 010 ЦБП 14 в каждом цикле работы РУ 25 осуществляется следующим образом:
000: 00001001; 00001010; 00001011; 00001100; 00001101...

001: 00001001; 00001010; 00001011; 00001100; 00001101...

010: 00000001; 00000010; 00000011; 00000100; 00000101...

В момент времени t₃ содержимое ячейки 010 ЦБП 14 превышает критическую длительность , код которой хранится в ячейке 010 ЦБП 13 - в результате на выходе "В>А" ЦК 16 появляется единичное напряжение, вписывающее "ноль" в D-триггер 17. Появляющийся на прямом выходе последнего нулевой потенциал опрокидывает SR-триггер 18 в единичное состояние.

При этом по заднему фронту напряжения с инверсного выхода SR-триггера 18, спадающего из единичного уровня в нулевой, содержимое счетчика 22 увеличивается на единицу.

Таким образом, после соответствующего распознавания образа засчитывается выброс напряжения с критическими параметрами.

Поскольку критическая длительность выброса имеет довольно большое значение (см. фиг.5), то очередной импульс на выходе ЦК 16 мог бы появиться в момент времени t₅ (см. фиг.6). Однако этот импульс не появляется, поскольку в момент времени t₄ компаратор 7 уже отпускает, нулевое напряжение с его выхода при этом переводит в нулевое состояние SR-триггер 18, в единичное состояние D-триггер 17, а также обнуляет ячейки ЦБП 14.

При анализе провалов напряжения переключатель 6 переводится в верхнее положение. В этом случае на объединенные информационные входы компараторов 7-9 подается напряжение:
U₅=-[U(t)-U]. (2)
В остальном при анализе провалов напряжения работа устройства аналогична описанной выше при анализе выбросов.

Рассмотрим работу устройства при нестационарном напряжении на примере анализа и фиксации выброса напряжения, изображенного на фиг.8 (см. напряжение U₃).

При нестационарном напряжении в сети длительное время имеют место большие отклонения напряжения. В такой ситуации происходит отказ ЭО без восстановления работоспособного состояния на длительное время. В этом случае также длительное время могут быть превышены уровни срабатывания части компараторов 7-9.

Учет суммарного времени отказов ЭО выполняется счетчиком 23 следующим образом.

При идентификации выброса напряжения на фиг.8 в момент времени t₁ на выходе D-триггера 17 появляется нулевое напряжение, которое переводит в единичное состояние SR-триггер 18. Напряжение с прямого выхода последнего прикладывается к первому входу элемента И 21, который при этом начинает пропускать импульсы с выхода ГПИ 24. Счетчиком 23 подсчитывается количество N импульсов ГПИ 24, по которому может быть определено суммарное время Т_от пребывания ЭО в отказавшем состоянии:
T_от=N/f, (3)
где Т_от - суммарное время отказов электрооборудования за время контроля (сутки, неделя, месяц и т.д.), выраженное в секундах;
N - показания счетчика 23;
f - частота ГПИ 24, Гц.

Преимуществами предлагаемого технического решения по сравнению с известными является расширение функциональных возможностей. Схема устройства проста и легко реализуется на интегральных микросхемах отечественного производства.

Источники информации
1. Ахалкаци В. Г., Церетели К.О., Блеткин Н.П. Детектор колебаний напряжения//Сообщение АН ГССР. Электромеханика 64. - 1971. - N2.

2. Корнеев Б.А., Самуйтис В.П. Регистратор импульсных помех // Помехи в цифровой технике: Сб. материалов науч.-техн. конф. /Под ред. И.С. Гурвича. - Вильнюс: Респ.ин-т науч.-техн. информации и пропаганды, 1969. - С.136-138.

3. Патент 1674156 РФ, МПК G 06 F 17/18, 1991 (прототип).

4. Ермаков В. Ф., Жмайлов В.Н. Быстродействующий аналого-цифровой преобразователь следящего типа //Материалы VII научно-практической конф. молодых ученых и специалистов НПИ. 28-30 апр. 1981 г. /Новочерк. политехн. ин-т. - Новочеркасск, 1981. - Деп.в Информэнерго 09.01.84, N 1398-Д84.

5. Тэндон М. Л. Применение имитаторов помех для выявления схем, чувствительных к сетевым помехам //Электроника. - 1966. - N 5. - С.33-38.

6. Ермаков В.Ф., Черепов В.И. Метод автоматического определения критических значений характеристик резкопеременного изменения напряжения для одиночных электроприемников //Повышение эффективности электроснабжения сельскохозяйственных потребителей: Тез. докл. Краевой науч.-техн. конф. молодых ученых и специалистов. - Краснодар: КПИ, 1983. - С.46-48.

7. Гурвич И.С. Защита ЭВМ от внешних помех. - М.: Энергоатомиздат, 1984. - 224 с.

8. Ермаков В. Ф. , Черепов В.И. Экспериментальное исследование влияния провалов напряжения питающей сети на работу электроприемников //Изв. вузов. Сев.-Кавк. регион. Техн. науки.-1997. - N 1. - С.38-41.

Формула изобретения

1. Устройство для распознавания образов и подсчета критических выбросов или провалов напряжения и определения суммарного времени отказов электрооборудования, содержащее преобразователь переменного напряжения в постоянное, вход которого подключен ко входному зажиму устройства, n (где n - число уровней анализа модуля амплитуды выбросов или провалов напряжения) аналоговых компараторов, первый цифровой компаратор, первый, второй, третий и четвертый счетчики, первый и второй цифровые блоки памяти, SR-триггер, первый элемент И, распределитель уровней, генератор прямоугольных импульсов, выход которого соединен с тактовым входом распределителя уровней, первый и третий выходы которого соединены соответственно со входами записи второго счетчика и второго цифрового блока памяти, информационный выход которого соединен с информационным входом второго счетчика, информационный выход которого соединен с информационным входом второго цифрового блока памяти, выход первого счетчика соединен с адресным входом первого цифрового блока памяти, информационный выход которого соединен с первым входом А первого цифрового компаратора, отличающееся тем, что в него дополнительно введены источник опорных напряжений, шифратор из унитарного кода в двоичный, второй цифровой компаратор, второй элемент И, элемент ИЛИ, первый и второй элементы И-НЕ, D-триггер, инвертор, переключатель, блок вычитания, вход уменьшаемого которого подключен к выходу преобразователя переменного напряжения в постоянное, вход вычитаемого подключен к (n+1)-му выходу источника опорных напряжений, а выход соединен со входом инвертора и первым зажимом переключателя, второй зажим которого подключен к выходу инвертора, а общий зажим соединен с объединенными между собой информационными входами n аналоговых компараторов, входы опорного напряжения которых подключены к соответствующим выходам источника опорных напряжений, а прямые выходы соединены со входами шифратора из унитарного кода в двоичный, выход которого соединен со вторым входом D второго цифрового компаратора, первый вход С которого подключен к выходу первого счетчика, соединенному с адресным входом второго цифрового блока памяти, информационный выход второго счетчика соединен со вторым входом В первого цифрового компаратора, выход В>А которого соединен со входом синхронизации D-триггера, информационный вход которого соединен с шиной нулевого потенциала, а прямой выход соединен со входом установки единицы SR-триггера, вход установки нуля которого объединен со входом установки единицы D-триггера, вторым входом второго элемента И и первым входом второго элемента И-НЕ и подключен к выходу первого аналогового компаратора, прямой выход соединен с первым входом первого элемента И, а инверсный - с тактовым входом третьего счетчика, выход первого элемента И соединен с тактовым входом четвертого счетчика, а второй вход подключен к выходу генератора прямоугольных импульсов, выходы распределителя уровней соединены соответственно второй - с первыми входами первого элемента И-НЕ и второго элемента И, четвертый - с тактовым входом первого счетчика, первый выход С>D второго цифрового компаратора соединен со вторым входом первого элемента И-НЕ, выход которого через второй элемент И-НЕ соединен со входом установки нуля второго счетчика, второй С<D и третий С= D выходы второго цифрового компаратора соединены со входами элемента ИЛИ, выход которого соединен со вторым входом второго элемента И, выход которого соединен с тактовым входом второго счетчика.

2. Устройство по п. 1, отличающееся тем, что в одном из вариантов реализации блок вычитания содержит операционный усилитель, выход которого является выходом блока вычитания и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через первый входной резистор подключен ко входу вычитаемого блока вычитания, вход уменьшаемого которого через второй входной резистор соединен с неинвертирующим входом операционного усилителя, который соединен с шиной нулевого потенциала через дополнительный резистор.

3. Устройство по п. 1, отличающееся тем, что в одном из вариантов реализации инвертор содержит операционный усилитель, выход которого является выходом инвертора и через резистор обратной связи соединен с инвертирующим входом операционного усилителя, который через входной резистор подключен ко входу инвертора, неинвертирующий вход операционного усилителя соединен с шиной нулевого потенциала.

4. Устройство по п. 1, отличающееся тем, что в одном из вариантов реализации шифратор из унитарного кода в двоичный содержит цифровой блок памяти, адресный вход которого является входом шифратора, а информационный выход является выходом шифратора.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9

MM4A - Досрочное прекращение действия патента СССР или патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Дата прекращения действия патента: 23.03.2008

Извещение опубликовано: 20.04.2010        БИ: 11/2010

---