Ячейка памяти

 

Изобретение относится к области импульсной техники и может быть использовано в устройствах вычислительной техники и систем управления. Техническим результатом является большой объем хранимой информации. Устройство содержит коммутатор, N последовательных RC-цепей, три входные шины, адресную шину, шину считывания, мультиплексор, асинхронный D-триггер, логический элемент ИЛИ-НЕ, два логических элемента И-НЕ, компаратор и счетчик импульсов. 1 ил.

Изобретение относится к области импульсной техники и может быть использовано в устройствах вычислительной техники и систем управления.

Известна ячейка памяти (см. а.с. СССР 1706362 от 02.04.90, МКИ Н 03 К 3/037, Триггерное устройство, Еремин А.Н., Шишкин Г.И., опубл. 28.08.97, БИ 24), содержащее D-триггер, первый, второй и третий элементы ИЛИ-НЕ, элемент И-НЕ, двунаправленный ключ, резистор и конденсатор. Один из выводов резистора через конденсатор подключен к общей шине. Первый и второй входы первого элемента ИЛИ-НЕ соединены соответственно с первым установочным входом устройства и выходом второго элемента ИЛИ-НЕ. Первый и второй входы второго элемента ИЛИ-НЕ соединены соответственно со вторым установочным входом устройства и прямым выходом D-триггера. Тактовый вход D-триггера соединен с выходом третьего элемента ИЛИ-НЕ, первый и второй входы которого соединены с первыми входами соответственно первого и второго элементов ИЛИ-НЕ. Выход двунаправленного ключа соединен с информационным входом D-триггера и другим выводом резистора, вход - с выходом первого элемента ИЛИ-НЕ, а управляющий вход - с выходом элемента И-НЕ. Первый и второй входы элемента И-НЕ соединены соответственно с выходом третьего элемента ИЛИ-НЕ и с дополнительным входом устройства.

Недостатком указанной ячейки памяти является малый объем хранимой информации.

Известна ячейка памяти (см. патент РФ 2042268 от 28.06.91, МКИ Н 03 К 23/64, Счетчик импульсов в коде Грея, Дикарев И.И., Шишкин Г.И., опубл. 20.08.95, БИ 23). содержащая разряды с нулевого по N-й, последовательные RC-цепи по числу разрядов, демультиплексор, два коммутатора и в каждом разряде асинхронный D-тригтер и мультиплексор, содержащий два двунаправленных ключа и элемент ИЛИ-НЕ, входы которого являются адресными входами мультиплексора. В каждом разряде выходы двунаправленных ключей соединены с входом триггера и с соответствующим входом первого коммутатора, выход которого соединен с выходом второго коммутатора, входы которого соединены с первыми выводами соответствующих RC-цепей, вторые выводы которых соединены с общей шиной.

Вход демультиплексора соединен с первой входной шиной, адресные входы - со второй входной шиной и с соответствующими адресными входами коммутаторов, а выходы - с первыми входами элементов ИЛИ-НЕ соответствующих разрядов, второй вход элемента ИЛИ-НЕ каждого разряда соединен с управляющим входом первого двунаправленного ключа и является входом разрешения записи информации, а выход соединен с управляющим входом второго двунаправленного ключа, вход которого соединен с прямым выходом триггера. Информация на второй входной шине изменяется при поступлении сигнала по первой входной шине. Вход первого двунаправленного ключа является информационным входом разряда ячейки памяти.

Ячейка памяти является наиболее близким по технической сущности к заявленному устройству и взята в качестве прототипа.

Недостатком прототипа является сложность устройства.

Задачей, решаемой предлагаемым изобретением, является создание ячейки памяти, отличающейся простотой схемной реализации.

Технический результат, достигается тем, что в ячейку памяти, содержащую коммутатор, N последовательных RC-цепей, первые выводы которых соединены с соответствующими входами коммутатора, а вторые выводы - с общей шиной, три входные шины, мультиплексор и асинхронный D-триггер, вход которого соединен с выходом мультиплексора, а прямой выход - с первым входом мультиплексора, второй и третий входы которого соединены с первой входной шиной, первый адресный вход мультиплексора соединен со второй входной шиной, инверсный выход асинхронного D-триггера соединен с первым входом логического элемента ИЛИ-НЕ.

Новым является то, что дополнительно введены счетчик импульсов, два логических элемента И-НЕ и компаратор, первый и второй входы которого соединены с адресной шиной, а третий и четвертый входы - с первым и вторым адресными входами коммутатора и первым и вторым выходами счетчика импульсов, вход которого соединен со второй входной шиной, второй адресный вход мультиплексора соединен с выходом первого логического элемента И-НЕ, первый вход которого соединен с третьей входной шиной, а второй вход - с выходом компаратора и с первым входом второго логического элемента И-НЕ, второй вход которого соединен с шиной считывания, а выход - со вторым входом логического элемента ИЛИ-НЕ, выход которого является выходом устройства, вход асинхронного D-триггера соединен с выходом коммутатора.

Указанная совокупность признаков позволяет упростить схемную реализацию.

Принципиальная схема ячейки памяти приведена на чертеже.

Ячейка памяти содержит 4 разряда (с нулевого по третий), три входные шины 1, 2, 3, шину считывания 4, адресную шину 5, выходную шину 6, коммутатор 7, последовательные RC-цепи 8 (8-0...8-3), асинхронный D-триггер 9, мультиплексор 10, счетчик импульсов 11, компаратор 12, логический элемент ИЛИ-НЕ 13, первый и второй логические элементы И-НЕ 14 и 15 соответственно и общую шину 16.

Первый и второй входы компаратора 12 подключены к адресной шине 5, а третий и четвертый его входы - к первому и второму адресному входу коммутатора 7 и к первому и второму выходу счетчика импульсов 11, вход которого соединен со второй входной шиной 2 и с первым адресным входом мультиплексора 10, второй адресный вход которого соединен с выходом первого логического элемента И-НЕ 14, первый вход которого подключен к третьей входной шине 3, а второй вход - к выходу компаратора 12 и к первому входу второго логического элемента И-НЕ 15, второй вход которого соединен с шиной считывания 4, а выход его подключен ко второму входу логического элемента ИЛИ-НЕ 13, выход которого является выходом устройства.

Первый вход логического элемента ИЛИ-НЕ 13 соединен с инверсным выходом асинхронного D-триггера 9, прямой выход которого подключен к первому входу мультиплексора 10, второй и третий входы которого соединены с первой входной шиной 1, а выход - с входом асинхронного D-триггера 9 и с выходом коммутатора 7, соответствующие входы которого подключены к первым выводам последовательных RC-цепей 8 (8-0...8-3), вторые выводы которых соединены с общей шиной 16 устройства.

Ячейка памяти работает следующим образом.

При включении напряжения питания на все шины устройства подается сигнал с уровнем логического "0", счетчик импульсов 11 устанавливается в нулевое состояние (цепь начальной установки не показана), выход Х коммутатора 7 соединяется с его входом Х0, поэтому последовательная RC цепь 8-0 подключается к входу асинхронного D-триггера 9. Остальные последовательные RC-цепи (8-1.. .8-3) отключены. На выходе логического элемента И-НЕ 14 присутствует уровень логической "1". поэтому выход Х мультиплексора 10 соединен с его входом Х2, а вход и прямой выход асинхронного D-триггера 9 соединены.

При подаче тактовых импульсов на вторую входную шину 2 (тактовый вход устройства) счетчик импульсов 11, последовательно перебирая свои состояния, поочередно подключает последовательные RC-цепи 8 (8-0...8-3) к входу асинхронного D-триггера 9 и к выходу Х мультиплексора 10, что приводит к регенерации данных, хранящихся в соответствующих разрядах ячейки памяти.

Счетчик импульсов 11 изменяет свое состояние по фронту тактового импульса и при этом разрывается соединение входа и прямого выхода асинхронного D-триггера 9, так как в данный момент времени выход Х мультиплексора 10 подключается к его входу Х3. Частота тактовых импульсов должна быть такой, чтобы за время между обращениями счетчика импульсов 11 к любому разряду устройства, конденсаторы соответствующих последовательных RC-цепей 8 (8-0... 8-3) могут потерять только незначительную часть своего заряда с тем, чтобы их логическое состояние к моменту очередного запроса сохранилось. Данный режим работы устройства является режимом хранения данных.

Запись данных в разряды ячейки памяти происходит следующим образом. На шину считывания 4 подается сигнал с уровнем логического "0", на входную шину 3 (вход разрешения записи устройства) - сигнал с уровнем логической "1", на входную шину 1 (шина данных) подаются записываемые данные, а на шину адреса 5 - адрес разряда устройства, куда необходимо их записать.

При подаче тактовых импульсов счетчик импульсов 11 последовательно перебирает свои состояния (устройство регенерирует хранимые данные) и в момент равенства его состояния адресу, установленному на шине адреса 5, компаратор 12 формирует на своем выходе сигнал с уровнем логической "1". который поступая на второй вход логического элемента И-НЕ 14 и вызывает появление на его выходе сигнала с уровнем логического "0". Это приводит к подключению шины данных 1 (через входы Х0 или X1) к выходу Х мультиплексора 10 и, через выход Х коммутатора 7, к последовательной RC-цепи 8 (8-0...8-3) выбранного разряда устройства. При переходе счетчика импульсов 11 в следующее состояние (отличное от установленного на шине адреса 5) устройство продолжает осуществлять регенерацию данных. Данный режим работы ячейки памяти является режимом хранения данных.

Считывание информации происходит следующим образом. На шину считывания 4 подается сигнал с уровнем логической "1", на входную шину 3 - сигнал с уровнем логического "0", на шину адреса 5 - адрес разряда устройства, откуда необходимо считать данные. Работа счетчика импульсов 11 и компаратора 12 аналогична режиму записи, при этом сигнал с выхода компаратора 12 вызывает появление на выходе логического элемента И-НЕ 15 сигнала с уровнем логического "0". Данные разряда ячейки памяти с адресом, установленным на шине адреса 5, поступают с выхода Х коммутатора 7 на вход асинхронного D-триггера 9, а его инверсного выхода - на второй вход логического элемента ИЛИ-НЕ 13, на первый вход которого подан сигнал с уровнем логического "0". В результате считываемые данные появляются на выходе ячейки памяти.

Изготовлен лабораторный макет ячейки памяти, выполненный по схеме чертежа, испытания которого подтвердили осуществимость и практическую ценность заявляемого объекта. Макет был выполнен на микросхемах серии 564.

Формула изобретения

Ячейка памяти, содержащая коммутатор, N последовательных RC-цепей, первые выводы которых соединены с соответствующими входами коммутатора, а вторые выводы - с общей шиной, три входные шины, мультиплексор и асинхронный D-триггер, вход которого соединен с выходом мультиплексора, а прямой выход - с первым входом мультиплексора, второй и третий входы которого соединены с первой входной шиной, первый адресный вход мультиплексора соединен со второй входной шиной, инверсный выход асинхронного D-триггера соединен с первым входом логического элемента ИЛИ-НЕ, отличающаяся тем, что дополнительно введены счетчик импульсов, два логических элемента И-НЕ и компаратор, первый и второй входы которого соединены с адресной шиной, а третий и четвертый входы - с первым и вторым адресными входами коммутатора и первым и вторым выходами счетчика импульсов, вход которого соединен со второй входной шиной, второй адресный вход мультиплексора соединен с выходом первого логического элемента И-НЕ, первый вход которого соединен с третьей входной шиной, а второй вход - с выходом компаратора и с первым входом второго логического элемента И-НЕ, второй вход которого соединен с шиной считывания, а выход - со вторым входом логического элемента ИЛИ-НЕ, выход которого является выходом устройства, вход асинхронного D-триггера соединен с выходом коммутатора.

РИСУНКИ

Рисунок 1