Устройство для разделения сигналов передачи в дуплексных системах связи

 

Изобретение относится к системам дуплексной передачи сигналов по каналам связи. Техническим результатом является повышение помехоустойчивости принимаемых сообщений. Технический результат достигается тем, что устройство включает в себя последовательно соединенные генератор, входной блок, коммутатор, первый ЦАП, АЦП, а также блок обучающих сигналов и второй ЦАП, также введены последовательно соединенные первый блок Быстрого Преобразования Фурье (ББПФ), блок синфазной обработки (БСО), блок обратного Быстрого Преобразования Фурье (БОБПФ), выходом соединенный со входом второго ЦАП, блок квадратурной обработки (БКО), последовательно соединенные второй ББПФ, первый накопитель, делитель, вторым входом соединенный с выходом второго ББПФ, первый вычислитель, а также одновибратор, входом соединенный с управляющим третьим входом коммутатора и четвертыми входами БСО и БКО соответственно, выход одновибратора объединен со вторым входом первого накопителя и третьими входами БСО и БКО соответственно, выход первого вычислителя соединен соответственно с пятыми входами БСО и БКО, первый вход БКО соединен с выходом первого ББПФ, первый и второй выхода БКО соединены соответственно со вторым входом БОБПФ и со вторым входом БСО, второй выход которого соединен со вторым входом БКО, вход первого и второго ББПФ соединены соответственно с выходом АЦП и выходом коммутатора. 2 з.п. ф-лы, 5 ил.

Изобретение относится к области электросвязи, преимущественно к дуплексной передаче сигналов по каналам связи.

Известно устройство для разделения сигналов двух направлений /1/, состоящее из передающего устройства, вычитателя и приемного устройства. Принцип действия таких устройств основан на искусственном вырабатывании сигналов эха в формирующем адаптивном фильтре и в дальнейшей компенсации эхо-сигналов, проникающих на вход приемного устройства. Операция компенсации эхо-сигналов осуществляется с помощью вычитания из суммарного принимаемого сигнала и сигналов эха дополнительно сформированной копии сигналов эха.

Недостатком подобных устройств является низкая помехоустойчивость принимаемых сообщений, большой уровень нескомпенсированного эхо-сигнала, большая критичность к корреляционным связям сигналов передачи и приема. Даже при частотной коррелированности сигналов двух направлений устройство начинает компенсировать принимаемый сигнал, делая дуплексный обмен сигналов невозможным.

Этот недостаток устранен в прототипе /2/, содержащем последовательно соединенные (фиг. 1) входной 1 блок, коммутатор 2, первый 3 цифро-аналоговый преобразователь, аналого-цифровой преобразователь 4, первый 6 блок памяти, вычитатель 8, вторым входом соединенный с выходом соединенный со входом АЦЧП и входом второго 10 блока памяти, выход которого соединен со вторым входом сумматора 9, а также последовательно соединенные генератор 7 и формирователь 5 обучающих сигналов, выходом соединенной со вторым входом коммутатора 2, управляющий вход которого объединен со входом обнуления второго 10 блока памяти, при этом выход генератора 7 соединен со вторыми входами соответственно входного 1 блока, АЦПЧ, первого 6 и второго 10 блоков памяти, а выход коммутатора соединен с третьими входами первого 6 и второго 10 блоков памяти.

Работа прототипа состоит из двух частей: предварительного обучения и дуплексного обмена сигналами. При предварительном обучении устройства под параметры канала связи блок обучающих сигналов 5 выдает в цифровой форме все используемые цифровые комбинации, отклики от которых записываются в первом 6 блоке памяти. На период адаптации второй 10 блок памяти обнуляется. При обучении принимаемые сигналы должны отсутствовать.

По окончании предварительной адаптации начинается дуплексный обмен сигналами. Включаются оба блока памяти. Используемая структура нерекурсивной и рекурсивной частей компенсатора зеркально симметричны. В нерекурсивной части производится компенсация сигналов передачи и модуляция сигналов приема. Рекурсивная часть полностью восстанавливает форму принимаемых сигналов.

Однако прототип может работать только на каналах с постоянными параметрами. При переходе параметров канала связи из одного состояния в другое во втором 10 блоке памяти накапливается сигнал недокомпенсации, который дополнительно не компенсируется. Это явление может привести к срыву дуплексного обмена и потребует нового переобучения. Если параметры канала связи изменяются с большой скоростью, то в таких условиях работа прототипа становится невозможной. При этом помехоустойчивость принимаемых сообщений будет достаточно низкой.

Целью настоящего изобретения является повышение помехоустойчивости принимаемых сообщений.

Поставленная цель достигается тем, что в устройство для разделения направлений передачи в дуплексных системах связи, содержащее последовательно соединенные генератор, входной блок, коммутатор, первый ЦАП, АЦП, а также блок обучающих сигналов и второй ЦАП, при этом выход генератора объединен со входом блока обучающих сигналов и вторым входом АЦП, при этом управляющий вход коммутатора является его третьим входом, второй вход которого соединен с выходом блока обучающих сигналов, введены последовательно соединенные первый блок Быстрого Преобразования Фурье, блок синфазной обработки, блок обратного Быстрого Преобразования Фурье, выходом соединенный со входом второго ЦАП, а также блок квадратурной обработки, последовательно соединенные второй блок Быстрого Преобразования Фурье, первый накопитель, делитель, вторым входом соединенный с выходом второго блока Быстрого Преобразования Фурье, первый вычислитель, а также одновибратор, входом объединенный с управляющим входом коммутатора и четвертыми входами блоками синфазной и блока квадратурной обработки соответственно, выход одновибратора объединен со вторым входом первого накопителя и третьими входами блока синфазной и блока квадратурной обработки соответственно, выход первого вычислителя соединен соответственно с пятыми входами блока синфазной и блока квадратурной обработки, первый вход блока квадратурной обработки соединен с выходом первого блока Быстрого Преобразования Фурье, первый и второй выхода блока квадратурной обработки соединены соответственно со вторым входом блока Обратного Быстрого Преобразования Фурье и вторым входом блока синфазной обработки, второй выход которого соединен со вторым входом блока квадратурной обработки, вход первого и второго блоков Быстрого Преобразования Фурье соединены соответственно с выходом АЦП и выходом коммутатора.

Докажем соответствие предлагаемого решения критерию “Существенные отличия”.

1. Отличительным конструктивным признаком предлагаемого решения является введение блока синфазной и блока квадратурной обработки, двух блоков Быстрого Преобразования Фурье, накопителя, делителя, вычислителя блока Обратного Преобразования Фурье.

При этом вновь введенные блоки представляют собой единую совокупность конструктивных признаков, так как элементы предложенной конструкции взаимосвязаны, соединены в единую систему, действие одного из них непосредственно влияет на другие, замена какого-либо блока на другие нарушает работу всего устройства в целом. Такая новая совокупность конструктивных признаков обеспечивает положительный эффект (повышение помехоустойчивости принимаемых сообщений), который соответствует всему устройству, а не отдельным ее элементам.

Кроме того, предложена конструкция блоков синфазной и квадратурной обработки.

2. Заявителем просмотрена техническая документация по классификации МКИ H 04 L 27/18 и УДК 621.393.3, относящаяся ко всему устройству в целом. В результате анализа вышеуказанной литературы, который изложен в тексте описания и в справке о патентных исследованиях, заявителем не обнаружено технических решений, аналогичных предлагаемому.

Также можно доказать появление у объекта изобретения новых свойств, не присущих его частям. Каждый из введенных блоков выполняет в отдельности те же функции, что и в известных устройствах. Например, блоки памяти считывают и записывают сигналы, сумматоры - суммируют, аттенюаторы уменьшают в М раз сигнал и т.д. Однако введение новых блоков и связей между ними, а также новые электрические связи между введенными узлами и узлами прототипа, создают новый механизм взаимодействия, который обеспечивает разделение сигналов двух направлений при изменении параметров канала связи и позволяет автоматически вести подстройку устройства.

Устройство содержит /фиг. 2/ 1 - входной блок; 2 - коммутатор; 3 - первый цифроаналоговый преобразователь; 4 - аналого-цифровой преобразователь; 5 - блок обучающих сигналов; 6 - первый блок Быстрого Преобразования Фурье; 7 - генератор; 8 - второй блок Быстрого Преобразования Фурье; 9 - первый накопитель; 10 - делитель; 11 - второй цифроаналоговый преобразователь; 12 - блок синфазной обработки; 13 - блок квадратурной обработки; 14 - Блок Обратного преобразования Фурье; 15 - одновибратор; 16 - первый вычислитель.

Блок синфазной обработки /фиг. 3/ содержит 17 - второй накопитель; 18 - второй вычислитель; 19 - первый вычитатель; 20 - первый сумматор; 21 - третий накопитель; 22 - третий вычислитель; 23 - первый аттенюатор.

Блок квадратурной обработки /фиг. 4/ содержит 24 - четвертый накопитель; 25 - четвертый вычислитель; 26 - второй вычитатель; 27 - второй сумматор; 28 - пятый накопитель; 29 - пятый вычислитель; 30 - второй аттенюатор.

Конструктивное выполнение одновибраторов известно. Конструктивное выполнение накопителей (блоки 9, 17, 21, 24, 28) известно. Это, к примеру, м/схема 1002 и Р-1. Вычитатели 26 и 19, сумматоры 20, 27 строятся на многоразрядных м/схемах, к примеру, 564ИМ1, 155ИМ1, 155ИМ3 и т.д.

Аналого-цифровые преобразователи 4 - стандартные узлы. Аналогично - цифроаналоговые преобразователи конструктивно также представлены соответствующими м/схемами.

Аттенюаторы (блоки 23 и 30) - это делители напряжения. Их конструктивное выполнение известно.

Конструктивное выполнение остальных блоков также известно.

Устройство работает следующим образом.

Сразу после включения устройства производится принудительное обнуление всех используемых накопителей. Управляющий сигнал, поступающий на третий вход коммутатора 2 подключает выход формирователя 5 обучающих сигналов ко входу первого 3 ЦАП, а одновибратор 15 вырабатывает кратковременный управляющий сигнал обнуления для второго 17 накопителя в блоке 12 синфазной обработки и для четвертого 24 накопителя в блоке 13 квадратурной обработки. После окончания обнуляющего сигнала с выхода одновибратора 15 второй 17 и четвертый 24 накопители готовы к работе. Помимо этого, на весь период обучения принудительно обнуляются третий 21 и пятый 28 накопители в блоках синфазной 12 и квадратурной 13 обработки соответственно.

После окончания сигнала обнуления с выхода одновибратора 15 начинается первоначальная адаптация к подключенному каналу связи.

Блок 5 обучающих сигналов выдает в цифровой форме все используемые двоичные комбинации U_i(nТ). Здесь подстрочный индекс означает i-тый блок обучения, a nT - дискретное время.

Обучающий сигнал U_i(nТ) в блоке 8 Быстрого Преобразования Фурье (БПФ) преобразуется в отсчеты частоты. Преобразование производится блоками, по “N” отсчетов в каждом блоке. Таким образом N отсчетов сигнала во временно области U_i(nT) преобразуютя в блоке 8 БПФ в N отсчетов частоты

В выражении (1) U(kw₁) - амплитуда k-й спектральной составляющей;

i - номер блока обработки;

ϕ_i(kw₁) - k-й отсчет фазовой составляющей;

k=0, 1,..., (N-1) текущий номер отсчетов;

U_i(jkw₁) - совокупность отсчетов частоты;

W₁ - круговая частота появления частотных выборок. Блоки частотных выборок U_i(jkw₁) с выхода второго 8БПФ затем записываются в первый накопитель 9. Одновременно с записью частотных выборок U_i(jkw₁) в первый накопитель 9 прежнее содержимое U_i-1(jkw₁) выводится на второй вход делителя 10. На выходе делителя 10 появляется результат деления, равный

В выражении (2) μ_i(kw₁) - амплитудная составляющая результата деления;

Δϕ_i(kw₁) - фазовая составляющая результата деления.

Значение μ_i(kw₁)·e^jΔϕ^i(kw1) - поступает в дальнейшем на вход первого вычислителя 16, который производит преобразование сигнала выражения (2) из показательной формы в обычную форму по формуле Эйлера

где V_i(kw₁)=μ_i(kw₁)cos[Δϕ_i(kw₁)] - действительная часть преобразуемого сигнала;

jW_i(kw₁)=jμ_i(kw₁)sin[Δϕ_i(kw₁)] - мнимая часть преобразуемого сигнала.

С появлением нового (i+1) блока обработки с выхода первого 8 БПФ процесс вычисления будет таким же. В формулах (1), (2) и (3) поменяются лишь подстрочные индексы. Сигналы V_i(kw₁) и W_i(kw₁) являются управляющими для блока 12 синфазной и блока 13 квадратурной обработки. Сигналы управления V_i(kw₁) и W_i(kw₁) подаются одновременно на второй 18 и третий 22 вычислители в блоке 12 синфазной обработки, а также на четвертый 25 и пятый 29 вычислители в блоке 13 квадратурной обработки. Заметим, что управляющие сигналы V_i(kw₁) и W_i(kw₁) - это сигнал передачи.

Рассмотрим, как производится обработка суммы сигналов передачи и приема в блоке 12 синфазной и в блоке 13 квадратурной обработки. Передаваемый сигнал U_i(nТ) в первом 3 ЦАП преобразуется в аналоговый сигнал U(t) и подается в сторону станции Б (на фиг. 2 не показано).

Одновременно сигнал U(t) преобразуется в соответствии с параметрами подключенного канала связи. На выходе аналого-цифрового преобразователя 4 (АЦП4) наблюдаем сумму двух сигналов: передаваемого и принимаемого. Величина этой суммы определяется следующим расчетным соотношением:

где L(nT) - сигнал на выходе АЦП4;

U(nT) - сигнал передачи;

G_эхо(nТ) - импульсная реакция эхо-тракта;

Y(nT) - сигнал приема;

* - означает операцию свертки.

В первом 6 БПФ производится преобразование N отсчетов сигнала из временной области в N отсчетов частоты в частотной области. Результирующий сигнал на выходе первого 6 БПФ будет равен

где G_эхо(jkw₁) - совокупность частотных выборок эхо-тракта;

U_i(jkw₁) - совокупность частотных выборок сигнала передачи;

Y_i(jkw₁) - совокупность частотных выборок сигнала приема;

w₁ - круговая частота;

k=0, 1,..., (N-1) текущий номер;

C(kw₁) - действительная часть изображения L(jkw₁);

D(kw₁) - мнимая часть изображения L(jkw₁).

Блоки синфазной 12 и квадратурной 13 обработки построены таким образом, что структура каждого из них зеркально симметрична. Так, структура, содержащая второй 17 накопитель, второй 18 вычислитель и первый вычитатель 19 зеркально симметрична структуре третьего 21 накопителя, третьего 22 вычислителя, первого 23 аттенюатора и первого 20 сумматора в блоке 12 синфазной обработки. Заметим, что симметричность данных структур будет лишь при коэффициенте передачи первого 23 аттенюатора, равном единице. Аналогично структура, содержащая четвертый 24 накопитель, четвертый 25 вычислитель и второй 26 вычитатель зеркально симметрична структуре, содержащей второй 27 сумматор, пятый 28 накопитель, пятый 29 вычислитель и второй 30 аттенюатор (при коэффициенте передачи последнего, равном единице). При выборе коэффициентов передачи первого 23 и второго 30 аттенюаторов меньше единицы зеркальная симметричность нарушается, но блоки 12 синфазной и квадратурной 13 обработки приобретают новые свойства: вести постоянную подстройку к параметрам канала связи. При этом блок 12 синфазной и блок 13 квадратурной обработки имеют свойства высокодобротного фильтра верхних частот. Идея разделения сигналов двух направлений заключается в том, что с помощью управляющих сигналов V_i(kw₁) и W_i(kw₁), а также блока 12 синфазной и блока 13 квадратурной обработки сигналы передачи преобразуются в постоянную составляющую.

Для лучшего понимания процессов, протекающих в данном устройстве, вначале объясним процедуру обработки при отсутствии сигналов приема [Y(nT)=0 и Y(jkw₁=0], Пусть на i-том блоке обработки присутствуют сигналы управления, равные V_i(kw₁) и W_i(kw₁).

От последовательно передаваемых (i-1) и i-го блоков передаваемого сигнала на выходе первого 6 БПФ наблюдаем два изображения L_i-1(lkw₁) и L_i(jkw₁). Согласно выражению (5) изображения L_i-1(lkw₁) и L_i(jkw₁) можно разложить на действительную и мнимую части

где C_i(kw₁)=U_i(kw₁)·G_эxo(kw₁)·cos[ϕ_i(kw₁)+ϕ_эxo(kw₁)] - действительная часть эхо-сигнала на i-том блоке обработки;

D_i(kw₁)=U_i(kw₁)·G_эxo(kw₁)·sin[ϕ_i(kw₁)+ϕ_эxo(kw₁)] - мнимая часть эхо-сигнала на i-том блоке обработки.

Во втором 17 накопителе блоке 12 синфазной обработки хранятся действительные части: C₁(kw₁); C₂(kw₁); ...; C_i-1(kw₁); C_i(kwi);.... В четвертом 24 накопителе блока 13 квадратурной обработки хранятся мнимые части: D₁(kw₁); D₂(kw₁);... ; D_i-1(kw₁); D_i(kw₁);....

Во втором 18 и третьем 22 вычислителях блоке 12 синфазной обработки производится вычисление в соответствии с выражением

В четвертом 24 и пятом 29 вычислителях блока 13 квадратурной обработки производится вычисление в соответствии с выражением

В первом 19 вычитателе блоке 12 синфазной обработки производится вычитание из изображения C_i(kw₁), поступающего с выхода первого 6 БПФ изображения, с выхода первого 18 вычислителя. Результат такого вычисления будет равен

Аналогичный результат будет и на (i-1) блоке обработке. Таким образом, независимо от подключенного канала связи производится компенсация действительной части сигнала эха в тракте приема.

Рассмотрим прохождение передаваемых сигналов в блоке 13 квадратурной обработки. На выходе второго 26 вычитателя в блоке 13 квадратурной обработки. Из изображения D_i(kw₁) вычитается изображение с выхода третьего 25 вычислителя. Результат такого вычитания будет равен

На (i+1) блоке обработки на выходе второго 26 вычитателя в блоке 13 квадратурной обработки будет также нулевое значение. Таким образом, независимо от параметров подключения канала связи всегда производится компенсация действительной и мнимой частей 2 сигналов передачи в тракте приема.

Следует отметить адаптивность данного устройства. При изменении параметров канала связи изменится амплитудная и фазовая составляющие эхо-тракта, однако через один блок обработки после операции записи новых образцов эхо-сигналов во второй 17 накопитель и четвертый 24 накопитель устройство автоматически настроится на новые условия передачи.

В случае присутствия сигналов приема на выходе первого 19 вычитателя в блоке 12 синфазной обработки будет разность, рассчитываемая в соответствии с выражением

где Y_i(kw₁) - модуль частотного спектра сигналов приема на i-том блоке обработки;

ϕ_пр.i(kw₁) - фазовая составляющая частотного спектра сигналов приема на i-том блоке обработки.

Аналогично на выходе второго 26 вычитателя в блоке 13 квадратурной обработки в случае присутствия сигналов приема наблюдаем разность, равную

Таким образом, независимо от параметров подключенного канала связи, производится компенсация сигналов передачи и наблюдается разность сигналов приема. Сигналы приема после такой обработки оказались преобразованными в соответствии с законом изменения сигналов передачи. Для устранения такого преобразования служат зеркально симметричные структуры, использованные в блоке 12 синфазной обработки и блоке 13 квадратурной обработки. После прохождения таких структур производится полное восстановление принимаемых сигналов. Так на выходе первого 20 сумматора на i-том блоке обработки в блоке 12 синфазной обработки будет сигнал, равный

Аналогично на выходе второго 27 сумматора в блоке 13 квадратурной обработки наблюдаем сигнал приема, равный

С помощью блока 14 Обратного Быстрого Преобразования Фурье (ОБПФ) действительная и мнимая части сигналов приема преобразуются в отсчеты Y(nT).

Второй 11 ЦАП преобразует отсчеты Y(nT) в аналоговый сигнал Y(t) и выдает потребителю сообщение (на фиг. 2 не показан).

На фиг. 5 приведены амплитудно-частотные характеристики предлагаемого устройства для сигналов приема при изменении коэффициентов передачи первого 23 и второго 30 аттенюатора. С уменьшением этих коэффициентов увеличивается скорость настройки, но при этом увеличиваются амплитудно-частотные искажения.

Оценим преимущества предлагаемого технического решения с прототипом, взятым за базовый объект. Величина защищенности у прототипа при изменении параметров канала связи определится следующим выражением

где r - разрядность обработки;

k(τ) - коэффициент корреляции изменения параметров канала связи;

P_c - уровень сигнала приема;

Р_ш.нед - величина шума недокомпенсации эхо-сигнала. Величина защищенности у предлагаемого устройства равна

где С - коэффициент передачи пятого 21 аттенюатора;

N - количество циклов обращения к заданной ячейке памяти.

Взяв отношение окончательно получим

При С<1 и N>100 данное выражение всегда больше единицы.

При k(τ)=0,9; С=0,9; N=100; r=10 выигрыш составит 12,4 раза.

Таким образом, качество работы предлагаемого устройства превосходит качественные показатели прототипа.

Устройство прошло предварительные испытания и его предлагается внедрить на радиосети стандарта GSM для борьбы с явлением электрического эха.

Литература

1. Адаптивные фильтры. / Под редакцией К.Ф.Н.Коуэна и П.М.Гранта. - М.; Мир, 1988. - 298 с. (аналог).

2. A.C. №1133675. Устройство для разделения направлений передачи в дуплексных системах связи. / Малинкин В.Б., Лебедянцев В.В. опубл. В БИ №1 07.01.85 г. - прототип.

3. Тарабрин В.Г. Справочник по микросхемам.

Формула изобретения

1. Устройство для разделения сигналов передачи в дуплексных системах связи, содержащее последовательно соединенные генератор, входной блок, коммутатор, первый ЦАП, АЦП, а также блок обучающих сигналов и второй ЦАП, при этом выход генератора объединен со входом блока обучающих сигналов и вторым входом АЦП, при этом управляющий вход коммутатора является его третьим входом, второй вход которого соединен с выходом блока обучающих сигналов, отличающееся тем, что введены последовательно соединенные первый блок Быстрого Преобразования Фурье, блок синфазной обработки, блок обратного Быстрого Преобразования Фурье, выходом соединенным со входом второго ЦАП, а также блок квадратурной обработки, последовательно соединенные второй блок Быстрого Преобразования Фурье, первый накопитель, делитель, вторым входом соединенный с выходом второго блока Быстрого Преобразования Фурье, первый вычислитель, а также одновибратор, входом соединенный с управляющим третьим входом коммутатора и четвертыми входами блока синфазной и блока квадратурной обработки соответственно, выход одновибратора объединен, со вторым входом первого накопителя и третьими входами блока синфазной и блока квадратурной обработки соответственно, выход первого вычислителя соединен соответственно с пятыми входами блока синфазной и блока квадратурной обработки, первый вход блока квадратурной обработки соединен с выходом первого блока Быстрого Преобразования Фурье, первый и второй выхода блока квадратурной обработки соединены соответственно со вторым входом блока Обратного Быстрого Преобразования Фурье и со вторым входом блока синфазной обработки, второй выход которого соединен со вторым входом блока квадратурной обработки, вход первого и второго блоков Быстрого Преобразования Фурье соединены соответственно с выходом АЦП и выходом коммутатора.

2. Устройство по п.1, отличающееся тем, что блок синфазной обработки содержит последовательно соединенные второй накопитель, второй вычислитель, первый вычитатель, вторым входом объединенный с первым входом второго накопителя, первый сумматор, выход которого является первым выходом блока синфазной обработки, третий накопитель, третий вычислитель, первый аттенюатор, выходом соединенный со вторым входом первого сумматора, при этом вторые входы второго и третьего вычислителей объединены и являются пятым входом блока синфазной обработки, второй выход которого является выходом второго накопителя, а первый, второй, третий и четвертый входы блока синфазной обработки являются соответственно первым входом второго накопителя, третьим входом второго вычислителя, вторым входом второго накопителя и вторым входом третьего накопителя.

3. Устройство по п.1, отличающееся тем, что блок квадратурной обработки содержит последовательно соединенные четвертый накопитель, четвертый вычислитель, второй вычитатель, вторым входом объединенный с первым входом четвертого накопителя, второй сумматор, выход которого является первым выходом блока квадратурной обработки, пятый накопитель, пятый вычислитель, второй аттенюатор, выходом соединенный со вторым входом второго сумматора, при этом вторые входы четвертого и пятого вычислителей объединены и являются пятым входом блока квадратурной обработки, второй выход которого является выходом четвертого накопителя, а первый, второй, третий и четвертый входы блока квадратурной обработки являются соответственно первым входом четвертого накопителя, вторым входом четвертого вычислителя, вторым входом четвертого накопителя и вторым входом пятого накопителя.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5