Устройство для измерения характеристик случайных процессов

Изобретение относится к области радиоизмерений и может быть использовано для контроля характеристик случайных процессов. Техническим результатом является повышение точности определения вида закона распределения случайных величин. Устройство содержит дешифраторы, индикатор, элементы И-НЕ, нормирующий усилитель, двойной квадратичный детектор, интеграторы, делители, детекторы, умножители, элемент ИЛИ-НЕ, блоки извлечения квадратного корня, элементы И, компараторы, ключи, коммутаторы, мультиплексоры, регистры, амплитудные селекторы, генератор ступенчатого напряжения, вычитающее устройство, логарифмический усилитель и блок вычисления экспоненциальной функции. 2 табл., 4 ил.

 

Изобретение относится к области радиоизмерений и может быть использовано для контроля характеристик случайных процессов.

Наиболее близким к предлагаемому по технической сущности и достигаемому результату является устройство для измерения характеристик случайных процессов [1], выбранное в качестве прототипа. Известное устройство содержит первый дешифратор, индикатор, нормирующий усилитель, вход которого соединен с входной шиной, а выход через последовательно соединенные двойной квадратичный детектор и первый интегратор подключен к первому входу первого делителя, при этом выход нормирующего усилителя через последовательно соединенные первый детектор, второй интегратор и второй детектор подключен также к второму входу первого делителя, при этом последовательно соединенные первый умножитель, третий интегратор и второй делитель, выход которого подключен одновременно к первым входам первого и второго компараторов, вторые входы которых соединены соответственно с входными шинами, а выходы подключены соответственно к первому и второму входам элемента ИЛИ-НЕ, выход которого подключен к объединенным вторым входам первого и второго ключей, при этом первый вход второго умножителя непосредственно, а второй вход через первый блок извлечения квадратного корня подключены к выходу второго интегратора, выход второго умножителя подключен к второму входу второго делителя, при этом первый вход первого умножителя непосредственно, а второй через третий детектор подключены к выходу нормирующего усилителя, при этом выход третьего делителя подключен к первому входу первого ключа, выход которого подключен одновременно к первым входам пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого компараторов, вторые входы которых соединены соответственно с входными шинами, при этом выход второго ключа подключен к объединенным первым входам третьего, четвертого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого, семнадцатого и восемнадцатого компараторов, вторые входы которых соединены соответственно с входными шинами, выходы первого, второго, третьего, четвертого, пятого, шестого и седьмого элементов И-НЕ соответственно подключены к первому, второму, третьему, четвертому, пятому, шестому и седьмому входам индикатора, восьмой, девятый, десятый и одиннадцатый входы которого соединены соответственно с первым, вторым, третьим и четвертым выходами коммутатора, пятый вход которого соединен с входной шиной, а первый, второй, третий и четвертый входы соединены соответственно с первым, вторым, третьим и четвертым выходами второго дешифратора, первый вход которого одновременно соединен с входной шиной и объединенными девятыми входами первого и второго мультиплексоров, при этом второй вход второго дешифратора одновременно соединен с входной шиной и объединенными десятыми входами первого и второго мультиплексоров, а объединенные девятые и объединенные десятые входы первого и второго регистров соединены соответственно с входными шинами, первый, второй, пятый и шестой входы первого мультиплексора соединены соответственно с первым, пятым, вторым и шестым выходами первого регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого компараторов, при этом третий, седьмой, четвертый и восьмой выходы первого регистра подключены соответственно к первому, второму, пятому и шестому входам второго мультиплексора, третий, четвертый, седьмой и восьмой входы которого соединены соответственно с третьим, седьмым, четвертым и восьмым выходами второго регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами третьего, четвертого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого, семнадцатого и восемнадцатого компараторов, а первый, пятый, второй и шестой выходы второго регистра подключены соответственно к третьему, четвертому, седьмому и восьмому входам первого мультиплексора, первый и второй выходы которого подключены соответственно к первому и второму входам первого дешифратора, третий и четвертый входы которого соединены соответственно с первым и вторым выходами второго мультиплексора, второй выход первого дешифратора одновременно подключен к первым входам первого и второго элементов И, вторые входы которых соответственно соединены с пятым и восьмым выходами первого дешифратора, десятый выход которого подключен к второму входу четвертого элемента И-НЕ, первый вход которого одновременно соединен с первыми входами третьего и второго элементов И-НЕ и двенадцатым выходом первого дешифратора, одиннадцатый выход которого одновременно подключен к объединенным второму входу седьмого элемента И-НЕ, третьему входу третьего элемента И-НЕ и второму входу второго элемента И-НЕ, при этом первый выход первого дешифратора подключен к четвертому входу седьмого элемента И-НЕ, третий вход которого одновременно соединен с третьим входом первого элемента И-НЕ и пятнадцатым выходом первого дешифратора, четырнадцатый выход которого подключен к объединенным вторым входам четвертого элемента И и третьего элемента И-НЕ, четвертый вход которого одновременно соединен с вторым входом шестого элемента И-НЕ и третьим выходом первого дешифратора, тринадцатый выход которого одновременно подключен к первым входам четвертого элемента И и первого элемента И-НЕ, объединенные второй и четвертый входы которого одновременно соединены с выходом первого элемента И и первым входом третьего элемента И, выход которого одновременно подключен к четвертому входу четвертого элемента И-НЕ и первому входу пятого элемента И-НЕ, второй вход которого одновременно соединен с первым входом шестого элемента И-НЕ и четвертым выходом первого дешифратора, шестой выход которого одновременно подключен к объединенным четвертым входам пятого и второго элементов И-НЕ, при этом седьмой выход первого дешифратора подключен к третьему входу второго элемента И-НЕ, а девятый выход подключен к третьему входу пятого элемента И-НЕ, выход второго элемента И одновременно подключен к второму входу третьего элемента И, первому входу седьмого элемента И-НЕ и объединенным четвертому и третьему входам шестого элемента И-НЕ, а выход четвертого элемента И подключен к третьему входу четвертого элемента И-НЕ, при этом вход второго блока извлечения квадратного корня соединен с выходом первого делителя, а выход подключен к первому входу третьего делителя, второй вход которого соединен с входной шиной, первые входы первого и второго амплитудных селекторов одновременно соединены с выходом нормирующего усилителя, а вторые входы соединены соответственно с первым и вторым выходами генератора ступенчатого напряжения, вход которого соединен с входной шиной, при этом выходы первого и второго амплитудных селекторов подключены соответственно к первому и второму входам вычитающего устройства, выход которого подключен к входу четвертого интегратора, выход которого одновременно подключен к входу логарифмического усилителя и второму входу третьего умножителя, первый вход которого соединен с выходом логарифмического усилителя, а выход подключен к входу пятого интегратора, выход которого подключен к входу блока вычисления экспоненциальной функции, выход которого подключен к первому входу четвертого делителя, второй вход которого соединен с входной шиной, а выход подключен к первому входу пятого делителя, второй вход которого соединен с выходом первого блока извлечения квадратного корня, а выход подключен к первому входу второго ключа.

Недостатком известного устройства является низкая точность определения вида закона распределения у классов трапецеидальных, арксинусоидальных и экспоненциальных двухсторонних распределений.

Технический результат от использования предлагаемого устройства заключается в повышении точности определения вида закона распределения у классов трапецеидальных, арксинусоидальных и экспоненциальных двухсторонних распределений за счет уменьшения неопределенности границ (параметров) определяемых распределений.

Сущность изобретения заключается в том, что в устройство для измерения характеристик случайных процессов, содержащее так же, как прототип, первый дешифратор, индикатор, нормирующий усилитель, вход которого соединен с входной шиной, а выход через последовательно соединенные двойной квадратичный детектор и первый интегратор подключен к первому входу первого делителя, при этом выход нормирующего усилителя через последовательно соединенные первый детектор, второй интегратор и второй детектор подключен также к второму входу первого делителя, при этом последовательно соединенные первый умножитель, третий интегратор и второй делитель, выход которого подключен одновременно к первым входам первого и второго компараторов, вторые входы которых соединены соответственно с входными шинами, а выходы подключены соответственно к первому и второму входам элемента ИЛИ-НЕ, выход которого подключен к объединенным вторым входам первого и второго ключей, при этом первый вход второго умножителя непосредственно, а второй вход через первый блок извлечения квадратного корня подключены к выходу второго интегратора, выход второго умножителя подключен к второму входу второго делителя, при этом первый вход первого умножителя непосредственно, а второй через третий детектор подключены к выходу нормирующего усилителя, при этом выход третьего делителя подключен к первому входу первого ключа, выход которого подключен одновременно к первым входам пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого компараторов, вторые входы которых соединены соответственно с входными шинами, выход второго ключа подключен к объединенным первым входам третьего, четвертого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого, семнадцатого и восемнадцатого компараторов, вторые входы которых соединены соответственно с входными шинами, выходы первого, второго, третьего, четвертого, пятого, шестого и седьмого элементов И-НЕ соответственно подключены к первому, второму, третьему, четвертому, пятому, шестому и седьмому входам индикатора, восьмой, девятый, десятый и одиннадцатый входы которого соединены соответственно с первым, вторым, третьим и четвертым выходами первого коммутатора, пятый вход которого соединен с входной шиной, а первый, второй, третий и четвертый входы соединены соответственно с первым, вторым, третьим и четвертым выходами второго дешифратора, первый вход которого одновременно соединен с входной шиной и объединенными девятыми входами первого и второго мультиплексоров, при этом второй вход второго дешифратора одновременно соединен с входной шиной и объединенными десятыми входами первого и второго мультиплексоров, а объединенные девятые и объединенные десятые входы первого и второго регистров соединены соответственно с входными шинами, первый, второй, пятый и шестой входы первого мультиплексора соединены соответственно с первым, пятым, вторым и шестым выходами первого регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого компараторов, при этом третий, седьмой, четвертый и восьмой выходы первого регистра подключены соответственно к первому, второму, пятому и шестому входам второго мультиплексора, третий, четвертый, седьмой и восьмой входы которого соединены соответственно с третьим, седьмым, четвертым и восьмым выходами второго регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами третьего, четвертого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого, семнадцатого и восемнадцатого компараторов, а первый, пятый, второй и шестой выходы второго регистра подключены соответственно к третьему, четвертому, седьмому и восьмому входам первого мультиплексора, первый и второй выходы которого подключены соответственно к первому и второму входам первого дешифратора, третий и четвертый входы которого соединены соответственно с первым и вторым выходами второго мультиплексора, второй выход первого дешифратора одновременно подключен к первым входам первого и второго элементов И, вторые входы которых соответственно соединены с пятым и восьмым выходами первого дешифратора, десятый выход которого подключен к второму входу четвертого элемента И-НЕ, первый вход которого одновременно соединен с первыми входами третьего и второго элементов И-НЕ и двенадцатым выходом первого дешифратора, одиннадцатый выход которого одновременно подключен к объединенным второму входу седьмого элемента И-НЕ, третьему входу третьего элемента И-НЕ и второму входу второго элемента И-НЕ, при этом первый выход первого дешифратора подключен к четвертому входу седьмого элемента И-НЕ, третий вход которого одновременно соединен с третьим входом первого элемента И-НЕ и пятнадцатым выходом первого дешифратора, четырнадцатый выход которого подключен к объединенным вторым входам четвертого элемента И и третьего элемента И-НЕ, четвертый вход которого одновременно соединен с вторым входом шестого элемента И-НЕ и третьим выходом первого дешифратора, тринадцатый выход которого одновременно подключен к первым входам четвертого элемента И и первого элемента И-НЕ, объединенные второй и четвертый входы которого одновременно соединены с выходом первого элемента И и первым входом третьего элемента И, выход которого одновременно подключен к четвертому входу четвертого элемента И-НЕ и первому входу пятого элемента И-НЕ, второй вход которого одновременно соединен с первым входом шестого элемента И-НЕ и четвертым выходом первого дешифратора, шестой выход которого одновременно подключен к объединенным четвертым входам пятого и второго элементов И-НЕ, при этом седьмой выход первого дешифратора подключен к третьему входу второго элемента И-НЕ, а девятый выход подключен к третьему входу пятого элемента И-НЕ, выход второго элемента И одновременно подключен к второму входу третьего элемента И, первому входу седьмого элемента И-НЕ и объединенным четвертому и третьему входам шестого элемента И-НЕ, а выход четвертого элемента И подключен к третьему входу четвертого элемента И-НЕ, при этом вход второго блока извлечения квадратного корня соединен с выходом первого делителя, а выход подключен к первому входу третьего делителя, второй вход которого соединен с входной шиной, первые входы первого и второго амплитудных селекторов одновременно соединены с выходом нормирующего усилителя, а вторые входы соединены соответственно с первым и вторым выходами генератора ступенчатого напряжения, вход которого соединен с входной шиной, при этом выходы первого и второго амплитудных селекторов подключены соответственно к первому и второму входам вычитающего устройства, выход которого подключен к входу четвертого интегратора, выход которого одновременно подключен к входу логарифмического усилителя и второму входу третьего умножителя, первый вход которого соединен с выходом логарифмического усилителя, а выход подключен к входу пятого интегратора, выход которого подключен к входу блока вычисления экспоненциальной функции, выход которого подключен к первому входу четвертого делителя, второй вход которого соединен с входной шиной, а выход подключен к первому входу пятого делителя, второй вход которого соединен с выходом первого блока извлечения квадратного корня, а выход подключен к первому входу второго ключа, в отличие от прототипа, дополнительно введены девятнадцатый, двадцатый, двадцать первый, двадцать второй, двадцать третий, двадцать четвертый, двадцать пятый и двадцать шестой компараторы, вторые входы которых соединены соответственно с входными шинами, а объединенные первые входы соединены с выходом первого ключа, при этом выход второго ключа одновременно подключен к первым входам двадцать седьмого, двадцать восьмого, двадцать девятого, тридцатого, тридцать первого, тридцать второго, тридцать третьего и тридцать четвертого компараторов, вторые входы, которых соединены соответственно с входными шинами, при этом введены восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый элементы И-НЕ, выходы которых соответственно подключены к шестнадцатому, семнадцатому, восемнадцатому, девятнадцатому, двадцатому, двадцать первому и двадцать второму входам индикатора, двенадцатый, тринадцатый, четырнадцатый и пятнадцатый входы которого соединены соответственно с первым, вторым, третьим и четвертым выходами второго коммутатора, пятый вход которого соединен с пятым входом первого коммутатора, а первый, второй, третий и четвертый входы соединены соответственно с первым, вторым, третьим и четвертым выходами третьего дешифратора, первый вход которого одновременно соединен с объединенными девятыми входами первого, второго, третьего и четвертого мультиплексоров, при этом второй вход третьего дешифратора одновременно соединен с объединенными десятыми входами первого, второго, третьего и четвертого мультиплексоров, а объединенные девятые и объединенные десятые входы третьего и четвертого регистров соединены соответственно с объединенными девятыми и объединенными десятыми входами первого и второго регистров, первый, второй, пятый и шестой входы третьего мультиплексора соединены соответственно с первым, пятым, вторым и шестым выходами третьего регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами девятнадцатого, двадцатого, двадцать первого, двадцать второго, двадцать третьего, двадцать четвертого, двадцать пятого и двадцать шестого компараторов, при этом третий, седьмой, четвертый и восьмой выходы третьего регистра подключены соответственно к первому, второму, пятому и шестому входам четвертого мультиплексора, третий, четвертый, седьмой и восьмой входы которого соединены соответственно с третьим, седьмым, четвертым и восьмым выходами четвертого регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами двадцать седьмого, двадцать восьмого, двадцать девятого, тридцатого, тридцать первого, тридцать второго, тридцать третьего и тридцать четвертого компараторов, а первый, пятый, второй и шестой выходы четвертого регистра подключены соответственно к третьему, четвертому, седьмому и восьмому входам третьего мультиплексора, первый и второй выходы которого подключены соответственно к первому и второму входам четвертого дешифратора, третий и четвертый входы которого соединены соответственно с первым и вторым выходами четвертого мультиплексора, второй выход четвертого дешифратора одновременно подключен к первым входам пятого и шестого элементов И, вторые входы которых соответственно соединены с пятым и восьмым выходами четвертого дешифратора, десятый выход которого подключен к второму входу одиннадцатого элемента И-НЕ, первый вход которого одновременно соединен с первыми входами десятого и девятого элементов И-НЕ и двенадцатым выходом четвертого дешифратора, одиннадцатый выход которого одновременно подключен к объединенным второму входу четырнадцатого элемента И-НЕ, третьему входу десятого элемента И-НЕ и второму входу девятого элемента И-НЕ, при этом первый выход четвертого дешифратора подключен к четвертому входу четырнадцатого элемента И-НЕ, третий вход которого одновременно соединен с третьим входом восьмого элемента И-НЕ и пятнадцатым выходом четвертого дешифратора, четырнадцатый выход которого подключен к объединенным вторым входам восьмого элемента И и десятого элемента И-НЕ, четвертый вход которого одновременно соединен с вторым входом тринадцатого элемента И-НЕ и третьим выходом четвертого дешифратора, тринадцатый выход которого одновременно подключен к первым входам восьмого элемента И и восьмого элемента И-НЕ, объединенные второй и четвертый входы которого одновременно соединены с выходом пятого элемента И и первым входом седьмого элемента И, выход которого одновременно подключен к четвертому входу одиннадцатого элемента И-НЕ и первому входу двенадцатого элемента И-НЕ, второй вход которого одновременно соединен с первым входом тринадцатого элемента И-НЕ и четвертым выходом четвертого дешифратора, шестой выход которого одновременно подключен к объединенным четвертым входам двенадцатого и девятого элементов И-НЕ, при этом седьмой выход четвертого дешифратора подключен к третьему входу девятого элемента И-НЕ, а девятый выход подключен к третьему входу двенадцатого элемента И-НЕ, выход шестого элемента И одновременно подключен к второму входу седьмого элемента И, первому входу четырнадцатого элемента И-НЕ и объединенным четвертому и третьему входам тринадцатого элемента И-НЕ, а выход восьмого элемента И подключен к третьему входу одиннадцатого элемента И-НЕ.

Сущность изобретения поясняется чертежами и таблицами, где

на фиг.1а, б, в представлена структурная электрическая схема устройства,

на фиг.2 приведены графики и числовые характеристики (параметры) законов распределения случайных величин,

на фиг.3а, б, в, г приведены временные диаграммы, поясняющие принцип формирования импульсов единичной амплитуды на выходе вычитающего устройства и плотности распределения вероятности,

на фиг.4 приведена электрическая схема коммутатора,

в табл.1 приведен порядок считывания содержимого регистров, через мультиплексоры на дешифраторы,

в табл.2 приведена информация о виде закона распределения в нестандартном шестнадцатиричном коде.

Предлагаемое устройство (см. фиг.1) содержит так же, как и прототип, нормирующий усилитель (НУ) 1, двойной квадратичный детектор (ДКД) 2, первый детектор (Д) 3, второй детектор (Д) 4, второй интегратор (ИГ) 5, первый интегратор (ИГ) 6, первый делитель (ДЛ) 7, второй блок извлечения квадратного корня (БИКК) 8, индикатор (ИД) 9, входную шину 10, третий детектор (Д) 11, первый умножитель (УМ) 12, третий интегратор (ИГ) 13, второй делитель (ДЛ) 14, первый блок извлечения квадратного корня (БИКК) 15, второй умножитель (УМ) 16, первый компаратор (КП) 17, второй компаратор (КП) 18, третий компаратор (КП) 19, четвертый компаратор (КП) 20, элемент ИЛИ-НЕ 21, второй дешифратор (ДШ) 22, первый элемент И-НЕ 23, первый ключ (КЛ) 24, третий делитель (ДЛ) 25, пятый компаратор (КП) 26, шестой компаратор (КП) 27, седьмой компаратор (КП) 28, первый дешифратор (ДШ) 29, первый амплитудный селектор (АС) 30, генератор ступенчатого напряжения (ГСН) 31, второй амплитудный селектор (АС) 32, вычитающее устройство (ВУ) 33, четвертый интегратор (ИГ) 34, логарифмический усилитель (ЛУ) 35, третий умножитель (УМ) 36, пятый интегратор (ИГ) 37, блок вычисления экспоненциальной функции (БВЭФ) 38, четвертый делитель (ДЛ) 39, пятый делитель (ДЛ) 40, второй ключ (КЛ) 41, восьмой компаратор (КП) 42, девятый компаратор (КП) 43, десятый компаратор (КП) 44, одиннадцатый компаратор (КП) 45, двенадцатый компаратор (КП) 46, тринадцатый компаратор (КП) 47, четырнадцатый компаратор (КП) 48, пятнадцатый компаратор (КП) 49, шестнадцатый компаратор (КП) 50, семнадцатый компаратор (КП) 51, восемнадцатый компаратор (КП) 52, первый регистр (РГ) 53, второй регистр (РГ) 54, первый мультиплексор (МП) 55, второй мультиплексор (МП) 56, первый элемент И 57, второй элемент И 58, третий элемент И (И) 59, четвертый элемент И 60, второй элемент И-НЕ 61, третий элемент И-НЕ 62, четвертый элемент И-НЕ 63, пятый элемент И-НЕ 64, шестой элемент И-НЕ 65, седьмой элемент И-НЕ 66 и первый коммутатор (КМ) 67.

В отличие от прототипа в устройство дополнительно введены второй коммутатор (КМ) 68, третий дешифратор (ДШ) 69, третий регистр (РГ) 70, четвертый регистр (РГ) 71, третий мультиплексор (МП) 72, четвертый мультиплексор (МП) 73, девятнадцатый компаратор (КП) 74, двадцатый компаратор (КП) 75, двадцать первый компаратор (КП) 76, двадцать второй компаратор (КП) 77, двадцать третий компаратор (КП) 78, двадцать четвертый компаратор (КП) 79, двадцать пятый компаратор (КП) 80, двадцать шестой компаратор (КП) 81, двадцать седьмой компаратор (КП) 82, двадцать восьмой компаратор (КП) 83, двадцать девятый компаратор (КП) 84, тридцатый компаратор (КП) 85, тридцать первый компаратор (КП) 86, тридцать второй компаратор (КП) 87, тридцать третий компаратор (КП) 88, тридцать четвертый компаратор (КП) 89, пятый элемент И 90, шестой элемент И (И) 91, седьмой элемент И 92, восьмой элемент И 93, восьмой элемент И-НЕ 94, девятый элемент И-НЕ 95, десятый элемент И-НЕ 96, одиннадцатый элемент И-НЕ 97, двенадцатый элемент И-НЕ 98, тринадцатый элемент И-НЕ 99, четырнадцатый элемент И-НЕ 100 и четвертый дешифратор (ДШ) 101.

Вход нормирующего усилителя 1 соединен с входной шиной 10, а выход через последовательно соединенные двойной квадратичный детектор 2 и первый интегратор 6 подключен к первому входу первого делителя 7, при этом выход нормирующего усилителя 1 через последовательно соединенные первый детектор 3, второй интегратор 5 и второй детектор 4 подключен также к второму входу первого делителя 7, при этом последовательно соединенные первый умножитель 12, третий интегратор 13 и второй делитель 14, выход которого подключен одновременно к первым входам первого компаратора 17 и второго компаратора 18, вторые входы которых соединены соответственно с входными шинами, а выходы подключены соответственно к первому и второму входам элемента ИЛИ-НЕ 21, выход которого подключен к объединенным вторым входам первого ключа 24 и второго ключа 41, при этом первый вход второго умножителя 16 непосредственно, а второй вход через первый блок извлечения квадратного корня 15 подключены к выходу второго интегратора 5, выход второго умножителя 16 подключен к второму входу второго делителя 14, при этом первый вход первого умножителя 12 непосредственно, а второй через третий детектор 11 подключены к выходу нормирующего усилителя 1, при этом выход третьего делителя 25 подключен к первому входу первого ключа 24, выход которого подключен одновременно к первым входам пятого компаратора 26, шестого компаратора 27, седьмого компаратора 28, восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45 и двенадцатого компаратора 46, вторые входы которых соединены соответственно с входными шинами, выход второго ключа 41 подключен к объединенным первым входам третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51 и восемнадцатого компаратора 52, вторые входы которых соединены соответственно с входными шинами, выходы первого элемента И-НЕ 23, второго элемента И-НЕ 61, третьего элемента И-НЕ 62, четвертого элемента И-НЕ 63, пятого элемента И-НЕ 64, шестого элемента И-НЕ 65 и седьмого элемента И-НЕ 66 соответственно подключены к первому, второму, третьему, четвертому, пятому, шестому и седьмому входам индикатора 9, восьмой, девятый, десятый и одиннадцатый входы которого соединены соответственно с первым, вторым, третьим и четвертым выходами первого коммутатора 67, пятый вход которого соединен с входной шиной, а первый, второй, третий и четвертый входы соединены соответственно с первым, вторым, третьим и четвертым выходами второго дешифратора 22, первый вход которого одновременно соединен с входной шиной и объединенными девятыми входами первого мультиплексора 55 и второго мультиплексора 56, при этом второй вход второго дешифратора 22 одновременно соединен с входной шиной и объединенными десятыми входами первого мультиплексора 55 и второго мультиплексора 56, а объединенные девятые и объединенные десятые входы первого регистра 53 и второго регистра 54 соединены соответственно с входными шинами первый, второй, пятый и шестой входы первого мультиплексора 55 соединены соответственно с первым, пятым, вторым и шестым выходами первого регистра 53, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами пятого компаратора 26, шестого компаратора 27, седьмого компаратора 28, восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45 и двенадцатого компаратора 46, при этом третий, седьмой, четвертый и восьмой выходы первого регистра 53 подключены соответственно к первому, второму, пятому и шестому входам второго мультиплексора 56, третий, четвертый, седьмой и восьмой входы которого соединены соответственно с третьим, седьмым, четвертым и восьмым выходами второго регистра 54, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51 и восемнадцатого компаратора 52, а первый, пятый, второй и шестой выходы второго регистра 54 подключены соответственно к третьему, четвертому, седьмому и восьмому входам первого мультиплексора 55, первый и второй выходы которого подключены соответственно к первому и второму входам первого дешифратора 29, третий и четвертый входы которого соединены соответственно с первым и вторым выходами второго мультиплексора 56, второй выход первого дешифратора 29 одновременно подключен к первым входам первого элемента И 57 и второго элемента И 58, вторые входы которых соответственно соединены с пятым и восьмым выходами первого дешифратора 29, десятый выход которого подключен к второму входу четвертого элемента И-НЕ 63, первый вход которого одновременно соединен с первыми входами третьего элемента И-НЕ 62 и второго элемента И-НЕ 61 и двенадцатым выходом первого дешифратора 29, одиннадцатый выход которого одновременно подключен к объединенным второму входу седьмого элемента И-НЕ 66, третьему входу третьего элемента И-НЕ 62 и второму входу второго элемента И-НЕ 61, при этом первый выход первого дешифратора 29 подключен к четвертому входу седьмого элемента И-НЕ 66, третий вход которого одновременно соединен с третьим входом первого элемента И-НЕ 23 и пятнадцатым выходом первого дешифратора 29, четырнадцатый выход которого подключен к объединенным вторым входам четвертого элемента И 60 и третьего элемента И-НЕ 62, четвертый вход которого одновременно соединен с вторым входом шестого элемента И-НЕ 65 и третьим выходом первого дешифратора 29, тринадцатый выход которого одновременно подключен к первым входам четвертого элемента И 60 и первого элемента И-НЕ 23, объединенные второй и четвертый входы которого одновременно соединены с выходом первого элемента И 57 и первым входом третьего элемента И 59, выход которого одновременно подключен к четвертому входу четвертого элемента И-НЕ 63 и первому входу пятого элемента И-НЕ 64, второй вход которого одновременно соединен с первым входом шестого элемента И-НЕ 65 и четвертым выходом первого дешифратора 29, шестой выход которого одновременно подключен к объединенным четвертым входам пятого элемента И-НЕ 64 и второго элемента И-НЕ 61, при этом седьмой выход первого дешифратора 29 подключен к третьему входу второго элемента И-НЕ 61, а девятый выход подключен к третьему входу пятого элемента И-НЕ 64, выход второго элемента И 58 одновременно подключен к второму входу третьего элемента И 59, первому входу седьмого элемента И-НЕ 66 и объединенным четвертому и третьему входам шестого элемента И-НЕ 65, а выход четвертого элемента И 60 подключен к третьему входу четвертого элемента И-НЕ 63, при этом вход второго блока извлечения квадратного корня 8 соединен с выходом первого делителя 7, а выход подключен к первому входу третьего делителя 25, второй вход которого соединен с входной шиной, первые входы первого амплитудного селектора 30 и второго амплитудного селектора 32 одновременно соединены с выходом нормирующего усилителя 1, а вторые входы соединены соответственно с первым и вторым выходами генератора ступенчатого напряжения 31, вход которого соединен с входной шиной, при этом выходы первого амплитудного селектора 30 и второго амплитудного селектора 32 подключены соответственно к первому и второму входам вычитающего устройства 33, выход которого подключен к входу четвертого интегратора 34, выход которого одновременно подключен к входу логарифмического усилителя 35 и второму входу третьего умножителя 36, первый вход которого соединен с выходом логарифмического усилителя 35, а выход подключен к входу пятого интегратора 37, выход которого подключен к входу блока вычисления экспоненциальной функции 38, выход которого подключен к первому входу четвертого делителя 39, второй вход которого соединен с входной шиной, а выход подключен к первому входу пятого делителя 40, второй вход которого соединен с выходом первого блока извлечения квадратного корня 15, а выход подключен к первому входу второго ключа 41, вторые входы девятнадцатого компаратора 74, двадцатого компаратора 75, двадцать первого компаратора 76, двадцать второго компаратора 77, двадцать третьего компаратора 78, двадцать четвертого компаратора 79, двадцать пятого компаратора 80 и двадцать шестого компаратора 81 соединены соответственно с входными шинами, а объединенные первые входы соединены с выходом первого ключа 24, выход второго ключа 41 одновременно подключен к первым входам двадцать седьмого компаратора 82, двадцать восьмого компаратора 83, двадцать девятого компаратора 84, тридцатого компаратора 85, тридцать первого компаратора 86, тридцать второго компаратора 87, тридцать третьего компаратора 88 и тридцать четвертого компаратора 89, вторые входы которых соединены соответственно с входными шинами, выходы восьмого элемента И-НЕ 94, девятого элемента И-НЕ 95, десятого элемента И-НЕ 96, одиннадцатого элемента И-НЕ 97, двенадцатого элемента И-НЕ 98, тринадцатого элемента И-НЕ 99 и четырнадцатого элемента И-НЕ 100 соответственно подключены к шестнадцатому, семнадцатому, восемнадцатому, девятнадцатому, двадцатому, двадцать первому и двадцать второму входам индикатора 9, двенадцатый, тринадцатый, четырнадцатый и пятнадцатый входы которого соединены соответственно с первым, вторым, третьим и четвертым выходами второго коммутатора 68, пятый вход которого соединен с пятым входом первого коммутатора 67, а первый, второй, третий и четвертый входы соединены соответственно с первым, вторым, третьим и четвертым выходами третьего дешифратора 69, первый вход которого одновременно соединен с объединенными девятыми входами первого мультиплексора 55, второго мультиплексора 56, третьего мультиплексора 72 и четвертого мультиплексора 73, второй вход третьего дешифратора 69 одновременно соединен с объединенными десятыми входами первого мультиплексора 55, второго мультиплексора 56, третьего мультиплексора 72 и четвертого мультиплексора 73, а объединенные девятые и объединенные десятые входы третьего регистра 70 и четвертого регистра 71 соединены соответственно с объединенными девятыми и объединенными десятыми входами первого регистра 53 и второго регистра 54, первый, второй, пятый и шестой входы третьего мультиплексора 72 соединены соответственно с первым, пятым, вторым и шестым выходами третьего регистра 70, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами девятнадцатого компаратора 74, двадцатого компаратора 75, двадцать первого компаратора 76, двадцать второго компаратора 77, двадцать третьего компаратора 78, двадцать четвертого компаратора 79, двадцать пятого компаратора 80 и двадцать шестого компаратора 81, третий, седьмой, четвертый и восьмой выходы третьего регистра 70 подключены соответственно к первому, второму, пятому и шестому входам четвертого мультиплексора 73, третий, четвертый, седьмой и восьмой входы которого соединены соответственно с третьим, седьмым, четвертым и восьмым выходами четвертого регистра 71, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами двадцать седьмого компаратора 82, двадцать восьмого компаратора 83, двадцать девятого компаратора 84, тридцатого компаратора 85, тридцать первого компаратора 86, тридцать второго компаратора 87, тридцать третьего компаратора 88 и тридцать четвертого компаратора 89, первый, пятый, второй и шестой выходы четвертого регистра 71 подключены соответственно к третьему, четвертому, седьмому и восьмому входам третьего мультиплексора 72, первый и второй выходы которого подключены соответственно к первому и второму входам четвертого дешифратора 101, третий и четвертый входы которого соединены соответственно с первым и вторым выходами четвертого мультиплексора 73, второй выход четвертого дешифратора 101 одновременно подключен к первым входам пятого элемента И 90 и шестого элемента И 91, вторые входы которых соответственно соединены с пятым и восьмым выходами четвертого дешифратора 101, десятый выход которого подключен к второму входу одиннадцатого элемента И-НЕ 97, первый вход которого одновременно соединен с первыми входами десятого элемента И-НЕ 96 и девятого элемента И-НЕ 95 и двенадцатым выходом четвертого дешифратора 101, одиннадцатый выход которого одновременно подключен к объединенным второму входу четырнадцатого элемента И-НЕ 100, третьему входу десятого элемента И-НЕ 96 и второму входу девятого элемента И-НЕ 95, первый выход четвертого дешифратора 101 подключен к четвертому входу четырнадцатого элемента И-НЕ 100, третий вход которого одновременно соединен с третьим входом восьмого элемента И-НЕ 94 и пятнадцатым выходом четвертого дешифратора 101, четырнадцатый выход которого подключен к объединенным вторым входам восьмого элемента И 93 и десятого элемента И-НЕ 96, четвертый вход которого одновременно соединен с вторым входом тринадцатого элемента И-НЕ 99 и третьим выходом четвертого дешифратора 101, тринадцатый выход которого одновременно подключен к первым входам восьмого элемента И 93 и восьмого элемента И-НЕ 94, объединенные второй и четвертый входы которого одновременно соединены с выходом пятого элемента И 90 и первым входом седьмого элемента И 92, выход которого одновременно подключен к четвертому входу одиннадцатого элемента И-НЕ 97 и первому входу двенадцатого элемента И-НЕ 98, второй вход которого одновременно соединен с первым входом тринадцатого элемента И-НЕ 99 и четвертым выходом четвертого дешифратора 101, шестой выход которого одновременно подключен к объединенным четвертым входам двенадцатого элемента И-НЕ 98 и девятого элемента И-НЕ 95, седьмой выход четвертого дешифратора 101 подключен к третьему входу девятого элемента И-НЕ 95, а девятый выход подключен к третьему входу двенадцатого элемента И-НЕ 98, выход шестого элемента И 91 одновременно подключен к второму входу седьмого элемента И 92, первому входу четырнадцатого элемента И-НЕ 100 и объединенным четвертому и третьему входам тринадцатого элемента И-НЕ 99, а выход восьмого элемента И 93 подключен к третьему входу одиннадцатого элемента И-НЕ 97.

Устройство работает следующим образом.

На входную шину 10, которая подключена к входу нормирующего усилителя 1 поступает исследуемый электрический сигнал X, где усиливается, ограничивается и с выхода поступает на входы двойного квадратичного детектора 2, первого детектора 3, третьего детектора 11, а также первые входы первого умножителя 12, первого амплитудного селектора 30 и второго амплитудного селектора 32. С выхода двойного квадратичного детектора 2 сигнал X⁴ поступает на вход первого интегратора 6, на выходе которого формируется сигнал, пропорциональный центральному моменту случайной величины четвертого порядка

который поступает на первый вход первого делителя 7. С выхода первого детектора 3 сигнал Х² поступает на вход второго интегратора 5, на выходе которого формируется сигнал, пропорциональный центральному моменту случайной величины второго порядка

который поступает на входы второго детектора 4 и первого блока извлечения квадратного корня 15, а также первый вход второго умножителя 16.

На выходе второго детектора 4 формируется сигнал, пропорциональный квадрату центрального момента случайной величины второго порядка , который поступает на второй вход первого делителя 7, на выходе которого формируется сигнал, пропорциональный эксцессу

Выход первого делителя 7 подключен к входу второго блока извлечения квадратного корня 8, выход которого подключен к первому входу третьего делителя 25. Второй вход третьего делителя 25 соединен с входной шиной, на которую подается значение сигнала, пропорциональное 1. На выходе третьего делителя 25 формируется сигнал, пропорциональный контрэксцессу

С выхода первого блока извлечения квадратного корня 15 сигнал, пропорциональный среднему квадратическому отклонению случайной величины

одновременно поступает на вторые входы пятого делителя 40 и второго умножителя 16. С выхода второго умножителя 16 сигнал, пропорциональный кубу среднего квадратического отклонения случайной величины, поступает на второй вход второго делителя 14, на выходе которого формируется сигнал, пропорциональный асимметрии S, который одновременно поступает на первые входы первого компаратора 17 и второго компаратора 18, которые могут быть выполнены по схеме, приведенной в [5, с.312-314].

На вторые входы первого компаратора 17 и второго компаратора 18 подаются соответственно пороговые значения асимметрии S⁺ и S^-.

На выходе первого компаратора 17 формируется сигнал логической единицы, если текущее значение асимметрии S>S⁺, а на выходе второго компаратора 18 наоборот, если S<S^-. Выход первого компаратора 17 подключен к первому входу элемента ИЛИ-НЕ 21, второй вход которого соединен с выходом второго компаратора 18.

На выходе элемента ИЛИ-НЕ 21 формируется сигнал логической единицы при условии, если асимметрия S^-<S<S⁺. Выполнение условия S^-<S<S⁺ соответствует симметричному распределению, в противном случае распределение - несимметричное.

Выход элемента ИЛИ-НЕ 21 одновременно подключен к вторым входам первого ключа 24 и второго ключа 41, которые открыты, если на вторых входах присутствует сигнал логической 1. Первый ключ 24 и второй ключ 41 могут быть выполнены по схеме, приведенной [5, с.375].

Выход третьего делителя 25, который может быть выполнен по схеме, приведенной [5, с.321], сигнал, пропорциональный значению контрэксцесса поступает на первый вход первого ключа 24, выход которого одновременно подключен к первым входам пятого компаратора 26, шестого компаратора 27, седьмого компаратора 28, восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45, двенадцатого компаратора 46, девятнадцатого компаратора 74, двадцатого компаратора 75, двадцать первого компаратора 76, двадцать второго компаратора 77, двадцать третьего компаратора 78, двадцать четвертого компаратора 79, двадцать пятого компаратора 80 и двадцать шестого компаратора 81, вторые входы которых соединены, соответственно, с входными шинами, на которые подаются входные сигналы, пропорциональные пороговым значениям контрэксцесса %.

Значение контрэксцесса для равномерного, треугольного, арксинусоидального - "I", арксинусоидального - "II", и арксинусоидального - "III", трапецеидального - "I", трапецеидального - "II", трапецеидального - "III", антимодального - "I", антимодального - "II", экспоненциального двухстороннего с показателем степени 1/4, экспоненциального двухстороннего с показателем степени 1/3, экспоненциального двухстороннего с показателем степени 1/2, экспоненциального двухстороннего с показателем степени 7, Лапласа и нормального распределений приведены на фиг.2.

На выходах пятого компаратора 26, шестого компаратора 27, седьмого компаратора 28, восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45, двенадцатого компаратора 46, девятнадцатого компаратора 74, двадцатого компаратора 75, двадцать первого компаратора 76, двадцать второго компаратора 77, двадцать третьего компаратора 78, двадцать четвертого компаратора 79, двадцать пятого компаратора 80 и двадцать шестого компаратора 81, соответственно, формируются сигналы логического нуля, если сигнал на первых входах компараторов, пропорциональный значению контрэксцесса χ:

χ≥0,58; χ≥0,65; χ≥0,68; χ≥0,73; χ≥0,75; χ≥0,82; χ≥0,87; χ≥0,92 χ≥0,05; χ≥0,10; χ≥0,20; χ≥0,67; χ≥0,70; χ≥0,71; χ≥0,75; χ≥0,41 соответственно.

Выходы пятого компаратора 26, шестого компаратора 27, седьмого компаратора 28, восьмого компаратора 42, девятого компаратора 43, десятого компаратора 44, одиннадцатого компаратора 45 и двенадцатого компаратора 46 подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам первого регистра 53, а выходы девятнадцатого компаратора 74, двадцатого компаратора 75, двадцать первого компаратора 76, двадцать второго компаратора 77, двадцать третьего компаратора 78, двадцать четвертого компаратора 79, двадцать пятого компаратора 80 и двадцать шестого компаратора 81 подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам третьего регистра 70.

Первый амплитудный селектор 30 и второй амплитудный селектор 32 вырабатывают прямоугольные импульсы единичной амплитуды, длительности которых на выходе каждого селектора равны, соответственно,

Δt_ij(X_j) и Δt_ij+1(X_j+ΔX)

и соответствуют интервалам времени, когда X(t)>X_j и X(t)>X_j+ΔX (см. фиг.3а, б, в). Уровни X_j и X_j+ΔХ (см. фиг.3а) задаются генератором ступенчатого напряжения 31, управляющий вход которого соединен с входной шиной. На управляющий вход подается последовательность импульсов, которые управляют работой генератора ступенчатого напряжения 31 при формировании ступенчатого напряжения.

Первый и второй выходы генератора ступенчатого напряжения 31 подключены, соответственно, к вторым входам первого амплитудного селектора 30 и второго амплитудного селектора 32 на которые, соответственно, подаются напряжения пропорциональные уровню X_j и уровню X_j+Δх. Генератор ступенчатого напряжения 31 обеспечивает изменение уровней X_j и X_j+ΔХ на первом и втором выходах соответственно с ΔХ=const. При этом изменение уровней X_j и X_j+ΔХ на первом и втором выходах генератора ступенчатого напряжения 31 осуществляется через интервал времени ΔТ.

Длительность интервала времени ΔТ определяется временем анализа Т_а случайного процесса X(t) и количеством уровней m, которое зависит от диапазона изменения амплитуды X(t) и шага ΔХ. Длительность последовательности импульсов постоянной амплитуды на выходах первого амплитудного селектора 30 и второго амплитудного селектора 32 изменяется по закону вероятности изменения X(t). Первый амплитудный селектор 30 и второй амплитудный селектор 32 могут быть выполнены по схеме, приведенной в [5, с.374 и 6, с.87], а генератор ступенчатого напряжения по схеме, приведенной в [6, с.125].

Выход первого амплитудного селектора 30 и выход второго амплитудного селектора 32 подключены, соответственно, к первому и второму входам вычитающего устройства 33, которое может быть выполнено по схеме, приведенной в [5, с.368 и 6, с.307-319]. На выходе вычитающего устройства 33 формируются импульсы единичной амплитуды, длительность которых, соответствует интервалам, когда X_j<x(t)<X_j+ΔХ (см. фиг.3г). Изменяя уровни X_j и X_j+ΔX через интервалы ΔT на первом и втором выходах генератора 31 так, чтобы шаг ΔХ сохранялся одинаковым для различных участков X(t), обеспечивает получение серии импульсов единичной амплитуды на выходе вычитающего устройства 33, соответствующие различным уровням X_j за время анализа Т_а.

Интегрирование импульсов (см. фиг.3г) за время анализа Т_а определяет плотность распределения вероятности ω(х). Операция интегрирования осуществляется четвертым интегратором 34, вход которого соединен с выходом вычитающего устройства 33, а выход - подключен одновременно к входу логарифмического усилителя 35 и второму входу третьего умножителя 36. Первый вход третьего умножителя 36 соединен с выходом логарифмического усилителя 35, а выход подключен к входу пятого интегратора 37. На выходе пятого интегратора 37 формируется сигнал значение которого пропорционально энтропии случайной величины Х

Логарифмический усилитель 35 может быть выполнен по схеме, приведенной в [6, с.158].

Выход пятого интегратора 37 подключен к входу блока вычисления экспоненциальной функции 38, который может быть выполнен по схеме, приведенной в [6, с.161-163]. Выход блока вычисления экспоненциальной функции 38 подключен к первому входу четвертого делителя 39, второй вход которого соединен с входной шиной, на которую подается входной сигнал, значение которого пропорционально 2. На выходе четвертого делителя 39 формируется сигнал, пропорциональный энтропийному значению входной величины

Выход четвертого делителя 39, подключен к первому входу пятого делителя 40, второй вход которого соединен с выходом первого блока извлечения квадратного корня 15, а выход подключен к первому входу второго ключа 41. На выходе пятого делителя 40 формируется сигнал, пропорциональный энтропийному коэффициенту

Выход второго ключа 41 одновременно подключен к первым входам третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51, восемнадцатого компаратора 52, двадцать седьмого компаратора 82, двадцать восьмого компаратора 83, двадцать девятого компаратора 84, тридцатого компаратора 85, тридцать первого компаратора 86, тридцать второго компаратора 87, тридцать третьего компаратора 88 и тридцать четвертого компаратора 89, вторые входы которых соединены соответственно с входными шинами, на которые подаются входные сигналы, пропорциональные пороговым значениям энтропийного коэффициента К_э.

Значение энтропийного коэффициента для равномерного, треугольного, арксинусоидального - "I", арксинусоидального - "II", арксинусоидального - "III", трапецеидального - "I", трапецеидального - "II", трапецеидального - "III", антимодального - "I", антимодального - "II", экспоненциального двухстороннего с показателем степени 1/4, экспоненциального двухстороннего с показателем степени 1/3, экспоненциального двухстороннего с показателем степени 1/2, экспоненциального двухстороннего с показателем степени 7, Лапласа и нормального распределений приведены на фиг.2.

На выходах третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51, восемнадцатого компаратора 52 двадцать седьмого компаратора 82, двадцать восьмого компаратора 83, двадцать девятого компаратора 84, тридцатого компаратора 85, тридцать первого компаратора 86, тридцать второго компаратора 87, тридцать третьего компаратора 88 и тридцать четвертого компаратора 89 соответственно формируются сигналы логического нуля, если сигнал на первых входах компараторов, пропорциональный значению энтропийного коэффициента К_э:

К_э≥2,06; К_э≥2,02; К_э≥2,00; К_э≥1,83; К_э≥1,73; К_э≥1,12; К_э≥1,11; К_э≥0,35; К_э≥0,09,: К_э≥0,42; К_э≥1,35; К_э≥1,92; К_э≥1,88; К_э≥1,94; К_э≥1,87; К_э≥1,76 соответственно.

Выходы третьего компаратора 19, четвертого компаратора 20, тринадцатого компаратора 47, четырнадцатого компаратора 48, пятнадцатого компаратора 49, шестнадцатого компаратора 50, семнадцатого компаратора 51, восемнадцатого компаратора 52 подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам второго регистра 54, а выходы двадцать седьмого компаратора 82, двадцать восьмого компаратора 83, двадцать девятого компаратора 84, тридцатого компаратора 85, тридцать первого компаратора 86, тридцать второго компаратора 87, тридцать третьего компаратора 88 и тридцать четвертого компаратора 89 подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам четвертого регистра 71.

Тридцатидвухразрядный код, получающейся на выходе компараторов 26-28 и 42-46, компараторов 19-20 и 47-52, компараторов 74-81 и компараторов 82-89 соответственно записывается в первый регистр 53, второй регистр 54, третий регистр 70 и четвертый регистр 71 сигналом записи, поступающий на десятые управляющие входы первого регистра 53, второго регистра 54, третьего регистра 70 и четвертого регистра 71. Десятые входы первого регистра 53, второго регистра 54, третьего регистра 70 и четвертого регистра 71 объединены и соединены с входной шиной, на которую подается сигнал записи.

Установка регистров в нулевое состояние при включении сети, а также перед началом очередного цикла анализа Т_а производится автоматически, путем подачи сигнала обнуления на объединенные девятые входы первого регистра 53, второго регистра 54 третьего регистра 70 и четвертого регистра 71. Объединенные девятые входы первого регистра 53, второго регистра 54, третьего регистра 70 и четвертого регистра 71 соединены с входной шиной, на которую подается сигнал обнуления.

Первый, второй, пятый и шестой входы первого мультиплексора 55 соединены соответственно с первым, пятым, вторым и шестым выходами первого регистра 53, третий, седьмой, четвертый и восьмой выходы которого подключены соответственно к первому, второму, пятому и шестому входам второго мультиплексора 56. Третий, четвертый, седьмой и восьмой входы второго мультиплексора 56 соединены соответственно с третьим, седьмым, четвертым и восьмым выходами второго регистра 54. Первый, пятый, второй и шестой выходы второго регистра 54 подключены соответственно к третьему, четвертому, седьмому и восьмому входам первого мультиплексора 55. Первый, второй, пятый и шестой входы третьего мультиплексора 72 соединены соответственно с первым, пятым, вторым и шестым выходами третьего регистра 70, третий, седьмой, четвертый и восьмой выходы которого подключены соответственно к первому, второму, пятому и шестому входам четвертого мультиплексора 73. Третий, четвертый, седьмой и восьмой входы четвертого мультиплексора 73 соединены соответственно с третьим, седьмым, четвертым и восьмым выходами четвертого регистра 71. Первый, пятый, второй и шестой выходы четвертого регистра 71 подключены соответственно к третьему, четвертому, седьмому и восьмому входам третьего мультиплексора 72.

Содержимое первого регистра 53 и второго регистра 54 считываются через первый мультиплексор 55 и второй мультиплексор 56 в виде последовательности четырехразрядных кодов на первый дешифратор 29, а содержимое третьего регистра 70 и четвертого регистра 71 считываются через третий мультиплексор 72 и четвертый мультиплексор 73 также в виде последовательности четырехразрядных кодов на четвертый дешифратор 101 (см. табл.1), что позволяет вместо восьми дешифраторов использовать только два. Управление первым мультиплексором 55, вторым мультиплексором 56, третьим мультиплексором 72 и четвертым мультиплексором 73 осуществляется сигналами управления, поступающие на девятые и десятые входы первого, второго, третьего и четвертого мультиплексоров. Девятые входы первого мультиплексора 55, второго мультиплексора 56, третьего мультиплексора 72 и четвертого мультиплексора 73 объединены и соединены с входной шиной, на которую подается сигнал управления.

Первый регистр 53, второй регистр 54, третий регистр 70, четвертый регистр 71, первый мультиплексор 55, второй мультиплексор 56, третий мультиплексор 72 и четвертый мультиплексор 73 могут быть выполнены по схеме, приведенной в [4].

Первый и второй выходы первого мультиплексора 55 подключены соответственно к первому и второму входам первого дешифратора 29, третий и четвертый входы которого соединены соответственно с первым и вторым выходами второго мультиплексора 56, а первый и второй выходы третьего мультиплексора 72, подключены соответственно к первому и второму входам четвертого дешифратора 101, третий и четвертый входы которого соединены соответственно с первым и вторым выходами четвертого мультиплексора 73.

Первый дешифратор 29 совместно с первым элементом И 57, вторым элементом И 58, третьим элементом И 59, четвертым элементом И 60, первым элементом И-НЕ 23, вторым элементом И-НЕ 61, третьим элементом И-НЕ 62, четвертым элементом И-НЕ 63, пятым элементом И-НЕ 64, шестым элементом И-НЕ 65 и седьмым элементом И-НЕ 66, а также четвертый дешифратор 101 совместно с пятым элементом И 90, шестым элементом И 91, седьмым элементом И 92, восьмым элементом И 93, восьмым элементом И-НЕ 94, девятым элементом И-НЕ 95, десятым элементом И-НЕ 96, одиннадцатым элементом И-НЕ 97, двенадцатым элементом И-НЕ 98, тринадцатым элементом И-НЕ 99 и четырнадцатым элементом И-НЕ 100 обеспечивают преобразование двух параллельных четырехразрядных двоичных кодов в семиразрядные коды, соответствующие нестандартному шестнадцатиричному коду, которые отображаются семисегментным индикатором 9. Первый, второй, третий, четвертый, пятый, шестой, седьмой, шестнадцатый, семнадцатый, восемнадцатый, девятнадцатый, двадцатый, двадцать первый и двадцать второй входы индикатора 9 соединены соответственно с выходами первого элемента И-НЕ 23, второго элемента И-НЕ 61, третьего элемента И-НЕ 62, четвертого элемента И-НЕ 63, пятого элемента И-НЕ 64, шестого элемента И-НЕ 65, седьмого элемента И-НЕ 66, восьмого элемента И-НЕ 94, девятого элемента И-НЕ 95, десятого элемента И-НЕ 96, одиннадцатого элемента И-НЕ 97, двенадцатого элемента И-НЕ 98, тринадцатого элемента И-НЕ 99 и четырнадцатого элемента И-НЕ 100, которые могут быть выполнены по схеме, приведенной в [4].

Для сокращения потребляемой мощности, а также сокращение аппаратурных затрат в устройстве используется динамическая индикация, что позволяет использовать только два одноканальных дешифратора 29 и 101, которые могут быть выполнены по схеме приведенной в [4].

При этом содержимое первого регистра 53 и второго регистра 54, третьего регистра 70 и четвертого регистра 71 считываются соответственно параллельно в виде последовательности двух четырехразрядных параллельных двоичных чисел.

Синхронно со считыванием подается питание поочередно на элементы индикатора 9. Синхронизация переключений четырехразрядных кодов на первый дешифратор 29, четвертый дешифратор 101 и индикатор 9 осуществляется сигналами управления, одновременно поступающие соответственно на девятые и десятые входы первого мультиплексора 55, второго мультиплексора 56, третьего мультиплексора 72 и четвертого мультиплексора 73, а также первый и вторые входы второго дешифратора 22 и третьего дешифратора 69, которые соединены соответственно с девятыми и десятыми входами первого мультиплексора 55, второго мультиплексора 56, третьего мультиплексора 72 и четвертого мультиплексора 73. Первый, второй, третий и четвертый выходы второго дешифратора 22 подключены соответственно к первому, второму, третьему и четвертому входам первого коммутатора 67, а первый, второй, третий и четвертый выходы третьего дешифратора 69 подключены соответственно к первому, второму, третьему и четвертому входам второго коммутатора 68. Пятые входы первого коммутатора 67 и второго коммутатора 68 объединены и соединены с входной шиной, на которую подается напряжение питания. Первый, второй, третий и четвертый выходы первого коммутатора 67 подключены соответственно к восьмому, девятому, десятому и одиннадцатому входам индикатора 9, а первый, второй, третий и четвертый выходы второго коммутатора 68 подключены соответственно к двенадцатому, тринадцатому, четырнадцатому и пятнадцатому входам индикатора 9.

Второй дешифратор 22 обеспечивает коммутацию питания первого, второго, третьего и четвертого знаков индикатора 9 синхронно с коммутацией первого мультиплексора 55 и второго мультиплексора 56, первого регистра 53 и второго регистра 54 и управляется теми же сигналами, что и мультиплексоры, а третий дешифратор 69 обеспечивает коммутацию питания пятого, шестого, седьмого и восьмого знаков индикатора 9 синхронно с коммутацией третьего мультиплексора 73 и четвертого мультиплексора 73, третьего регистра 70 и четвертого регистра 71 и управляется теми же сигналами, что и мультиплексоры. Коммутация осуществляется с помощью транзисторных ключей первого коммутатора 67 и второго коммутатора 68, которые могут быть выполнены по схеме, приведенной на фиг.4 и управляемых соответственно сигналами второго дешифратора 22 и третьего дешифратора 69.

Вид закона распределения отображается на восьмизнаковом семисегментном индикаторе 9, который может быть выполнен по схеме, приведенной в [4].

Семисегментный восьмизнаковый индикатор отображает информацию о виде закона распределения в нестандартном шестнадцатиричном коде, если на первых-четвертых входах соответственно первого дешифратора 29 и четвертого дешифратора 101 параллельно-последовательно присутствуют в виде четырех параллельных групп четырехразрядных параллельных двоичных чисел, приведенных в табл.2.

Таким образом, в предлагаемом устройстве для измерения характеристик случайных процессов по сравнению с прототипом путем введения аналоговых и дискретных устройств повышена точность определения закона распределения. Совокупность введения элементов обеспечивает новое качество устройства - повышает точность определения вида закона распределения случайных величин.

В известных технических решениях авторы не обнаружили совокупности признаков, аналогичных предлагаемым и обеспечивающих достижение цели изобретения.

Степень отличия исследуемого закона распределения от нормального происходит благодаря знанию коэффициента эксцесса и асимметрии и могут быть использованы при регулировке или исследованию радиотехнических устройств, например, переход закона распределения мгновенных значений электрических флуктуаций на выходе радиоэлектронных устройств от нормального к равномерному, треугольному, трапецеидальному, антимодальному и т.д. указывают на причину перехода к данному распределению. Как правило, причиной изменения распределения являются нелинейные искажения, снижение либо увеличение порога ограничения последующих каскадов, сужение динамического диапазона, изменение параметров устройств, относительно быстрое старение отдельных элементов, приводящее к изменению отношений между элементами радиоэлектронного устройства, изменения влияющих факторов и величин как естественного так и искусственного происхождения и т.д.

Знание закона распределения мгновенных значений электрических флуктуаций, причин, вызывающих данное изменение, может быть использовано не только при исследовании, регулировке радиотехнических устройств, но и при поверке и метрологической аттестации измерительной техники.

В качестве характеристики сглаженности или обостренности кривой распределения около ее моды используют безразмерный коэффициент эксцесса [2, с.96], либо эксцесс

где

х - значение входной величины;

ω - закон распределения случайной входной величины.

Характеристикой несимметричности кривой распределения относительно ее моды является асимметрия [2, с.95 и 96]

где .

Таким образом, нормальное распределение имеет коэффициент эксцесса и асимметрию, равные нулю, а эксцесс равный 3. Положительное значение γ указывает на то, что кривая распределения в окрестности моды имеет более высокую и более острую вершину, чем кривая нормального распределения с тем же средним и дисперсией. Отрицательное значение коэффициента эксцесса указывает на более плоский характер вершины по сравнению с соответствующей кривой нормального закона распределения. Положительное значение асимметрии указывает на то, что кривая распределения справа от моды имеет скошенность, отрицательное значение S указывает на то, что кривая распределения слева от моды имеет скошенность по сравнению с соответствующей кривой нормального закона распределения, то есть в этом случае кривая распределения несимметрична относительно моды.

Значения коэффициента эксцесса (эксцесса) и асимметрия лишь указывает на отличие распределения мгновенных значений электрических флуктуаций от нормального, но какое именно будет в этом случае распределение неизвестно.

Определение закона распределения мгновенных значений электрических флуктуации производится лишь для симметричных распределений, когда значение асимметрии равно нулю.

Данное условие выбрано потому, что определяемые законы распределения - симметричные. Для симметричных распределений асимметрия равна нулю. Чтобы определить симметричный закон распределения случайных величин необходимо знать значение контрэксцесса [7, с.78], который рассчитывается по формуле

и для любых распределений заключено в пределах от 0 (при э→∞) и до 1 (при э=1), так как эксцесс различных распределений колеблется в бесконечных пределах (от 1 до ∞), из-за чего эксцесс неудобен.

Однако совершенно разные законы распределения могут иметь совпадающие значения эксцесса и контрэксцесса. Так, например, значения контрэксцесса колеблется от 0,68 до 0,73 у класса трапецеидальных распределений с различным отношением оснований, от 0,67 до 0,82 у класса арксинусоидальных распределений, от 0,05 до 0,71 у класса экспоненциальных двухсторонних распределений с показателем степени от 0,25 до 7 и в значительной мере перекрываются в области плосковершинных и островершинных распределений.

Поэтому, в качестве второго независимого признака, который совместно с контрэксцессом характеризуют форму и вид симметричного распределения принят энтропийный коэффициент [7, с.58-60, 78], значение которого рассчитывается по формуле

где Δ_э - энтропийное значение входной величины;

σ - среднее квадратическое отклонение входной величины;

Н(х) - энтропия входной величины.

Энтропия случайной входной величины является мерой ее неопределенности, зависит от вида закона распределения и рассчитывается по формуле

Значение энтропийного коэффициента для любых законов распределения изменяется в пределах от 0 до .

Для наиболее часто встречающихся на практике распределений значение энтропийного коэффициента колеблется от 1,11 до 1,88 у класса арксинусоидальных распределений, от 1,83 до 2,00 у класса трапецеидальных распределений, от 0,09 до 1,87 у класса экспоненциальных двухсторонних распределений, от 0,35 до 1,12 у класса антимодальных распределений и в значительной мере перекрываются в области плосковершинных и островершинных распределений. Максимальное значение энтропийного коэффициента 2,066 у нормального распределения.

При использовании контрэксцесса и энтропийного коэффициента в качестве классификационных признаков, характеризующих форму и вид распределений, изображающая точка (либо некоторая область) с координатами К_э и χ будет всегда находиться в пределах прямоугольника, ограниченного значениями К_э от 0 до 2,066 и значениями χ от 0 до 1, а представление симметричных законов распределения в виде изображающих точек (либо некоторых областей) на плоскости признаков позволяет определить не только закон распределения, но и близость или удаленность различных законов распределений между собой (см. фиг.2).

Таким образом, подобная классификация симметричных распределений по значениям К_э и χ позволяет определить закон распределения, так как определение вида распределения по одному лишь эксцессу (коэффициенту эксцессеса) или коэффициенту (где α=х, так как случайный процесс центрированный) не обеспечивает однозначного определения закона распределения, так как все симметричные распределения располагаются по одной оси при асимметрии, равной нулю [3, с.91, 11, с.78]. Уменьшение неопределенности границ К_э и χ для распределений, принадлежащих к тому или другому классу, позволяет повысить точность определения вида распределения, принадлежащего конкретному классу распределений.

Источники информации

1. Патент РФ №2168763, кл. G 06 G 7/52 - прототип.

2. Вентцель B.C. Теория вероятностей. - М.: Государственное издательство физико-математической литературы, 1962, 564 с.

3. Шишкин И.Ф. Основы метрологии, стандартизации и контроля качества. - М.: Изд-во стандартов, 1988, 320 с.

4. Цифровые интегральные микросхемы. Справочник. М.И.Богданович, И.Н.Грель, В.А.Прохоренко, B.C.Шалимо. - Мн.: Беларусь, 1991, 493 с.

5. Аналоговые и цифровые интегральные микросхемы. Справочное пособие. Якубовский С.В., Барканов Н.А., Нисельсон Л.И. и др. / Под ред. С.В.Якубовского. 2-е изд., переработанное и доп. - М.: Радио и связь, 1984, 432 с.

6. Коломбет Е.А., Юркович К., Зодл Я. Применение аналоговых микросхем. - М.: Радио и связь, 1990, 320 с.

7. Новицкий П.В., Зограф И.А. Оценка погрешностей результатов измерений. - Л.: Энергоатомиздат. Ленинград, отд-ние, 1991, 304 с.

Таблица 1
Номер параллельной группы четырехразрядных двоичных чисел	Управляющие сигналы 1-го,2-го,3-го и 4-го мультиплексоров	Первый третий мультиплексоры	Второй четвертый мультиплексоры
9-вход	10-вход	1-выход	2-выход	1-выход	2-выход
1	0	0
2	0	1
3	1	0
4	1	1
хi - i-ый вход мультиплексора
yij - j-ый выход i-го регистра

Устройство для измерения характеристик случайных процессов, содержащее первый дешифратор, индикатор, нормирующий усилитель, вход которого соединен с входной шиной, а выход через последовательно соединенные двойной квадратичный детектор и первый интегратор подключен к первому входу первого делителя, при этом выход нормирующего усилителя через последовательно соединенные первый детектор, второй интегратор и второй детектор подключен также к второму входу первого делителя, при этом последовательно соединенные первый умножитель, третий интегратор и второй делитель, выход которого подключен одновременно к первым входам первого и второго компараторов, вторые входы которых соединены соответственно с входными шинами, а выходы подключены соответственно к первому и второму входам элемента ИЛИ-НЕ, выход которого подключен к объединенным вторым входам первого и второго ключей, при этом первый вход второго умножителя непосредственно, а второй вход через первый блок извлечения квадратного корня подключены к выходу второго интегратора, выход второго умножителя подключен к второму входу второго делителя, при этом первый вход первого умножителя непосредственно, а второй через третий детектор подключены к выходу нормирующего усилителя, при этом выход третьего делителя подключен к первому входу первого ключа, выход которого подключен одновременно к первым входам пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого компараторов, вторые входы которых соединены соответственно с входными шинами, выход второго ключа подключен к объединенным первым входам третьего, четвертого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого, семнадцатого и восемнадцатого компараторов, вторые входы которых соединены соответственно с входными шинами, выходы первого, второго, третьего, четвертого, пятого, шестого и седьмого элементов И-НЕ соответственно подключены к первому, второму, третьему, четвертому, пятому, шестому и седьмому входам индикатора, восьмой, девятый, десятый и одиннадцатый входы которого соединены соответственно с первым, вторым, третьим и четвертым выходами первого коммутатора, пятый вход которого соединен с входной шиной, а первый, второй, третий и четвертый входы соединены соответственно с первым, вторым, третьим и четвертым выходами второго дешифратора, первый вход которого одновременно соединен с входной шиной и объединенными девятыми входами первого и второго мультиплексоров, при этом второй вход второго дешифратора одновременно соединен с входной шиной и объединенными десятыми входами первого и второго мультиплексоров, а объединенные девятые и объединенные десятые входы первого и второго регистров соединены соответственно с входными шинами, первый, второй, пятый и шестой входы первого мультиплексора соединены соответственно с первым, пятым, вторым и шестым выходами первого регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого и двенадцатого компараторов, при этом третий, седьмой, четвертый и восьмой выходы первого регистра подключены соответственно к первому, второму, пятому и шестому входам второго мультиплексора, третий, четвертый, седьмой и восьмой входы которого соединены соответственно с третьим, седьмым, четвертым и восьмым выходами второго регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами третьего, четвертого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого, семнадцатого и восемнадцатого компараторов, а первый, пятый, второй и шестой выходы второго регистра подключены соответственно к третьему, четвертому, седьмому и восьмому входам первого мультиплексора, первый и второй выходы которого подключены соответственно к первому и второму входам первого дешифратора, третий и четвертый входы которого соединены соответственно с первым и вторым выходами второго мультиплексора, второй выход первого дешифратора одновременно подключен к первым входам первого и второго элементов И, вторые входы которых соответственно соединены с пятым и восьмым выходами первого дешифратора, десятый выход которого подключен к второму входу четвертого элемента И-НЕ, первый вход которого одновременно соединен с первыми входами третьего и второго элементов И-НЕ и двенадцатым выходом первого дешифратора, одиннадцатый выход которого одновременно подключен к объединенным второму входу седьмого элемента И-НЕ, третьему входу третьего элемента И-НЕ и второму входу второго элемента И-НЕ, при этом первый выход первого дешифратора подключен к четвертому входу седьмого элемента И-НЕ, третий вход которого одновременно соединен с третьим входом первого элемента И-НЕ и пятнадцатым выходом первого дешифратора, четырнадцатый выход которого подключен к объединенным вторым входам четвертого элемента И и третьего элемента И-НЕ, четвертый вход которого одновременно соединен с вторым входом шестого элемента И-НЕ и третьим выходом первого дешифратора, тринадцатый выход которого одновременно подключен к первым входам четвертого элемента И и первого элемента И-НЕ, объединенные второй и четвертый входы которого одновременно соединены с выходом первого элемента И и первым входом третьего элемента И, выход которого одновременно подключен к четвертому входу четвертого элемента И-НЕ и первому входу пятого элемента И-НЕ, второй вход которого одновременно соединен с первым входом шестого элемента И-НЕ и четвертым выходом первого дешифратора, шестой выход которого одновременно подключен к объединенным четвертым входам пятого и второго элементов И-НЕ, при этом седьмой выход первого дешифратора подключен к третьему входу второго элемента И-НЕ, а девятый выход подключен к третьему входу пятого элемента И-НЕ, выход второго элемента И одновременно подключен к второму входу третьего элемента И, первому входу седьмого элемента И-НЕ и объединенным четвертому и третьему входам шестого элемента И-НЕ, а выход четвертого элемента И подключен к третьему входу четвертого элемента И-НЕ, при этом вход второго блока извлечения квадратного корня соединен с выходом первого делителя, а выход подключен к первому входу третьего делителя, второй вход которого соединен с входной шиной, первые входы первого и второго амплитудных селекторов одновременно соединены с выходом нормирующего усилителя, а вторые входы соединены соответственно с первым и вторым выходами генератора ступенчатого напряжения, вход которого соединен с входной шиной, при этом выходы первого и второго амплитудных селекторов подключены соответственно к первому и второму входам вычитающего устройства, выход которого подключен к входу четвертого интегратора, выход которого одновременно подключен к входу логарифмического усилителя и второму входу третьего умножителя, первый вход которого соединен с выходом логарифмического усилителя, а выход подключен к входу пятого интегратора, выход которого подключен к входу блока вычисления экспоненциальной функции, выход которого подключен к первому входу четвертого делителя, второй вход которого соединен с входной шиной, а выход подключен к первому входу пятого делителя, второй вход которого соединен с выходом первого блока извлечения квадратного корня, а выход подключен к первому входу второго ключа, отличающееся тем, что в него дополнительно введены девятнадцатый, двадцатый, двадцать первый, двадцать второй, двадцать третий, двадцать четвертый, двадцать пятый и двадцать шестой компараторы, вторые входы которых соединены соответственно с входными шинами, а объединенные первые входы соединены с выходом первого ключа, при этом выход второго ключа одновременно подключен к первым входам двадцать седьмого, двадцать восьмого, двадцать девятого, тридцатого, тридцать первого, тридцать второго, тридцать третьего и тридцать четвертого компараторов, вторые входы которых соединены соответственно с входными шинами, при этом введены восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый элементы И-НЕ, выходы которых соответственно подключены к шестнадцатому, семнадцатому, восемнадцатому, девятнадцатому, двадцатому, двадцать первому и двадцать второму входам индикатора, двенадцатый, тринадцатый, четырнадцатый и пятнадцатый входы которого соединены соответственно с первым, вторым, третьим и четвертым выходами второго коммутатора, пятый вход которого соединен с пятым входом первого коммутатора, а первый, второй, третий и четвертый входы соединены соответственно с первым, вторым, третьим и четвертым выходами третьего дешифратора, первый вход которого одновременно соединен с объединенными девятыми входами первого, второго, третьего и четвертого мультиплексоров, при этом второй вход третьего дешифратора одновременно соединен с объединенными десятыми входами первого, второго, третьего и четвертого мультиплексоров, а объединенные девятые и объединенные десятые входы третьего и четвертого регистров соединены соответственно с объединенными девятыми и объединенными десятыми входами первого и второго регистров, первый, второй, пятый и шестой входы третьего мультиплексора соединены соответственно с первым, пятым, вторым и шестым выходами третьего регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами девятнадцатого, двадцатого, двадцать первого, двадцать второго, двадцать третьего, двадцать четвертого, двадцать пятого и двадцать шестого компараторов, при этом третий, седьмой, четвертый и восьмой выходы третьего регистра подключены соответственно к первому, второму, пятому и шестому входам четвертого мультиплексора, третий, четвертый, седьмой и восьмой входы которого соединены соответственно с третьим, седьмым, четвертым и восьмым выходами четвертого регистра, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с выходами двадцать седьмого, двадцать восьмого, двадцать девятого, тридцатого, тридцать первого, тридцать второго, тридцать третьего и тридцать четвертого компараторов, а первый, пятый, второй и шестой выходы четвертого регистра подключены соответственно к третьему, четвертому, седьмому и восьмому входам третьего мультиплексора, первый и второй выходы которого подключены соответственно к первому и второму входам четвертого дешифратора, третий и четвертый входы которого соединены соответственно с первым и вторым выходами четвертого мультиплексора, второй выход четвертого дешифратора одновременно подключен к первым входам пятого и шестого элементов И, вторые входы которых соответственно соединены с пятым и восьмым выходами четвертого дешифратора, десятый выход которого подключен к второму входу одиннадцатого элемента И-НЕ, первый вход которого одновременно соединен с первыми входами десятого и девятого элементов И-НЕ и двенадцатым выходом четвертого дешифратора, одиннадцатый выход которого одновременно подключен к объединенным второму входу четырнадцатого элемента И-НЕ, третьему входу десятого элемента И-НЕ и второму входу девятого элемента И-НЕ, при этом первый выход четвертого дешифратора подключен к четвертому входу четырнадцатого элемента И-НЕ, третий вход которого одновременно соединен с третьим входом восьмого элемента И-НЕ и пятнадцатым выходом четвертого дешифратора, четырнадцатый выход которого подключен к объединенным вторым входам восьмого элемента И и десятого элемента И-НЕ, четвертый вход которого одновременно соединен с вторым входом тринадцатого элемента И-НЕ и третьим выходом четвертого дешифратора, тринадцатый выход которого одновременно подключен к первым входам восьмого элемента И и восьмого элемента И-НЕ, объединенные второй и четвертый входы которого одновременно соединены с выходом пятого элемента И и первым входом седьмого элемента И, выход которого одновременно подключен к четвертому входу одиннадцатого элемента И-НЕ и первому входу двенадцатого элемента И-НЕ, второй вход которого одновременно соединен с первым входом тринадцатого элемента И-НЕ и четвертым выходом четвертого дешифратора, шестой выход которого одновременно подключен к объединенным четвертым входам двенадцатого и девятого элементов И-НЕ, при этом седьмой выход четвертого дешифратора подключен к третьему входу девятого элемента И-НЕ, а девятый выход подключен к третьему входу двенадцатого элемента И-НЕ, выход шестого элемента И одновременно подключен к второму входу седьмого элемента И, первому входу четырнадцатого элемента И-НЕ и объединенным четвертому и третьему входам тринадцатого элемента И-НЕ, а выход восьмого элемента И подключен к третьему входу одиннадцатого элемента И-НЕ.