Устройство сортировки двоичных чисел

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит n-1 постоянных запоминающих устройств, n-1 регистров, два настроечных входа, n групп выходов, информационные входы. 1 табл., 2 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны устройства сортировки двоичных чисел, задаваемых двоичными сигналами, выполняющие сортировку n (n≥2) одноразрядных двоичных чисел (см., например, рис.2 в статье Савченко Ю.Г., Хмелевая А.В. О методах последовательной реализации симметричных булевых функций // Автоматика и вычислительная техника. 1974. №3. С.24-29.).

К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств сортировки двоичных чисел, относится ограниченные функциональные возможности, обусловленные тем, что не выполняется сортировка n (n≥2) m-разрядных двоичных чисел, задаваемых двоичными сигналами.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятое за прототип, устройство сортировки двоичных чисел (патент РФ 2264645, кл. G06F 7/06, 2005 г.), которое содержит n-1 постоянных запоминающих устройств, n-1 регистров и выполняет сортировку n (n≥2) m-разрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится большие аппаратурные затраты.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве сортировки двоичных чисел, содержащем n-1 постоянных запоминающих устройств и n-1 регистров, k-й выход i-го постоянного запоминающего устройства соединен с k-м входом i-го регистра, подключенного входом записи к второму настроечному входу устройства сортировки двоичных чисел, а (m+k)-й выход каждого предыдущего постоянного запоминающего устройства подключен к (m+k)-му адресному входу последующего постоянного запоминающего устройства, особенность заключается в том, что k-й выход и вход сброса i-го регистра соединены соответственно с k-м адресным входом i-го постоянного запоминающего устройства и первым настроечным входом устройства сортировки двоичных чисел, k-й информационный вход, i-я и n-я группы первого - m-го выходов которого образованы соответственно (m+k)-м адресным входом первого, первым - m-м выходами i-го и (m+1)-м - (2m)-м выходами (n-1)-го постоянных запоминающих устройств.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого устройства сортировки двоичных чисел и временные диаграммы, поясняющие принцип его работы.

Устройство сортировки двоичных чисел содержит постоянные запоминающие устройства 1₁, ..., 1_n-1 и регистры 2₁, ..., 2_n-1, причем k-й выход устройства 1_i соединен с k-м входом регистра 2_i, подключенного k-м выходом и входом сброса, входом записи соответственно к k-му адресному входу устройства 1_i и первому, второму настроечным входам устройства сортировки двоичных чисел, k-й информационный вход, i-я и n-я группы первого - m-го выходов которого образованы соответственно (m+k)-м адресным входом устройства 1₁, первым - m-м выходами устройства 1_i и (m+1)-м - (2m)-м выходами устройства 1_n-1, а (m+k)-й выход каждого предыдущего постоянного запоминающего устройства подключен к (m+k)-му адресному входу последующего постоянного запоминающего устройства.

Работа предлагаемого устройства сортировки двоичных чисел осуществляется следующим образом. На его первый, второй настроечные входы подаются соответственно импульсные сигналы y₁, y₂∈{0,1} (фиг.2), причем период Т сигнала y₂ должен удовлетворять условию T>Δt, где Δt=τ₂+(n-1)τ₁, a τ₁ и τ₂ есть длительности задержек, вносимых соответственно устройством 1_i и регистром 2_i (i∈{1, ..., n-1}). Синхронно с передним фронтом импульса сигнала y₁ и передними фронтами первого, ..., (n-1)-го импульсов сигнала y₂ на m информационных входов предлагаемого устройства последовательно подаются соответственно первый и второй, ..., n-й наборы m произвольных двоичных сигналов, задающие m-разрядные двоичные числа x₁ и х₂, ..., x_n соответственно (фиг.2). Обнуление выходных сигналов регистра 2_i и загрузка в него данных происходят соответственно по высокому уровню сигнала на входе сброса (сигнала y₁) и по положительному перепаду (из «0» в «1») сигнала на входе записи (сигнала y₂). В устройстве 1_i q-я ячейка с адресом содержит 2m-разрядный двоичный код , в котором . Тогда m-разрядные двоичные числа, задаваемые двоичными сигналами на первом, ..., m-м и (m+1)-м, ..., (2m)-м выходах устройства 1_i , будут определяться соответственно рекуррентными выражениями

где символами ∨ и · обозначены операции max и min; есть номер момента времени t_j (фиг.2); V_i0=0; W_0j=х_j. В представленной ниже таблице приведены значения выражений (1) при n=4.

V11=x1	V12=x1∨x2	V13=x1∨x2∨x3	V14=x1∨x2∨x3∨x4
W11=0	W12=x1x2	W13=x1x3∨x2x3	W14=x1x4∨x2x4∨x3x4
V21=0	V22=x1x2	V23=x1x2∨x1x3∨x2x3	V24=x1x2∨x1x3∨x1x4∨
W21=0	W22=0	W23=x1x2x3	∨x2x3∨x2x4∨x3x4
			W24=x1x2x4∨x1x3x4∨x2x3x4
V31=0	V32=0	V33=x1x2x3	V34=x1x2x3∨x1x2x4∨x1x3x4∨x2x3x4
W31=0	W32=0	W33=0	W34=x1x2x3x4

С учетом данных, приведенных в таблице, нетрудно вывести непосредственное выражение, определяющее m-разрядное двоичное число, задаваемое двоичными сигналами на g-й группе m выходов предлагаемого устройства при j=n:

где х_s1≠...≠x_sg ∈{x₁,...,x_n}; есть количество неповторяющихся фрагментов х_s1...x_sg, определяемое как число сочетаний из n по g. При g=n+1-r выражение (2) совпадает с видом поисковой функции (функция (6.7) на стр. 117 в книге Левин В.И. Бесконечнозначная логика в задачах кибернетики. М.: Радио и связь, 1982 г.), которая реализует алгоритм выбора из множества {x₁,...,x_n} элемента х^(r) заданного ранга r∈{1,...,n} Таким образом, предлагаемое устройство будет воспроизводить операцию

сортировки m-разрядных двоичных чисел х₁, ..., х_n.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство сортировки двоичных чисел выполняет сортировку n (n≥2) m-разрядных двоичных чисел, задаваемых двоичными сигналами, и обладает меньшими по сравнению с прототипом аппаратурными затратами, так как не содержит имеющиеся в прототипе nm размыкающих и nm замыкающих ключей.

Устройство сортировки двоичных чисел, содержащее n-1 постоянных запоминающих устройств и n-1 регистров, причем k-й выход i-го постоянного запоминающего устройства соединен с k-м входом i-го регистра, подключенного входом записи к второму настроечному входу устройства сортировки двоичных чисел, a (m+k)-й выход каждого предыдущего постоянного запоминающего устройства подключен к (m+k)-му адресному входу последующего постоянного запоминающего устройства, отличающееся тем, что k-й выход и вход сброса i-го регистра соединены соответственно с k-м адресным входом i-го постоянного запоминающего устройства и первым настроечным входом устройства сортировки двоичных чисел, k-й информационный вход, i-я и n-я группы первого - m-го выходов которого образованы соответственно (m+k)-м адресным входом первого, первым - m-м выходами i-го и (m+1)-м - (2m)-м выходами (n-1)-го постоянных запоминающих устройств.