Выходной каскад операционного усилителя

Изобретение относится к радиотехнике и связи для использования в качестве выходного устройства (буферного усилителя) для усиления аналоговых сигналов в структуре аналоговых микросхем различного функционального назначения. Технический результат заключается в ограничении выходного тока при достижении им заданного значения тока, величина которого может устанавливаться изменением некоторого опорного тока. Выходной каскад операционного усилителя содержит входные р-n-р (1) и n-р-n (2) транзисторы (Т), базы которых связаны друг с другом, эмиттеры соединены с первым (3) и вторым (4) источниками тока и базами выходных n-р-n (5) и р-n-р (6) Т, причем эмиттеры выходных n-р-n (5) и р-n-р (6) Т связаны с нагрузкой (7), а их коллекторы подключены к соответствующим шинам питания (8) и (9). Эмиттеры выходных n-р-n (5) и р-n-р (6) Т связаны с нагрузкой (7) через первое (10) и второе (11) токовые зеркала, управляющие токовые входы которых (12) и (13) подключены к выходам первого (14) и второго (15) источников опорного тока. 5 з.п. ф-лы, 11 ил.

 

Изобретение относится к области радиотехники и связи и может быть использовано в качестве выходного устройства для усиления аналоговых сигналов (буферного усилителя), в структуре аналоговых микросхем различного функционального назначения, операционных усилителях.

Известны схемы двухтактных выходных каскадов на n-p-n и p-n-p транзисторах [1], которые стали одним из базовых элементов многих аналоговых микросхем, широко используются в структуре различных УНЧ и операционных усилителях. Благодаря хорошим статическим и другим характеристикам такие выходные каскады получили специальное название "бриллиантовые" транзисторы. На их совершенствование выдано более 50 патентов в разных странах [1-50].

Ближайшим прототипом (фиг.1) заявляемого устройства является выходной каскад, описанный в патенте США №5.323.122, содержащий входные p-n-p 1 и n-p-n 2 транзисторы, базы которых связаны друг с другом, эмиттеры соединены с первым 3 и вторым 4 источниками тока и базами выходных n-p-n 5 и p-n-p 6 транзисторов, причем эмиттеры выходных n-p-n 5 и p-n-p 6 транзисторов связаны с нагрузкой 7, а их коллекторы подключены к соответствующим шинам питания 8 и 9.

Существенный недостаток известного устройства состоит в том, что оно не обеспечивает эффективную защиту по току нагрузки, что снижает надежность микросхем при коротких замыканиях на выходе.

Основная цель предлагаемого изобретения состоит в обеспечении ограничения выходного тока I_н при достижении им заданного значения I_0гр, величина которого может устанавливаться путем изменения некоторого опорного тока.

Поставленная цель достигается тем, что в выходной каскад (ВК) фиг.1, содержащий входные p-n-p 1 и n-p-n 2 транзисторы, базы которых связаны друг с другом, эмиттеры соединены с первым 3 и вторым 4 источниками тока и базами выходных n-p-n 5 и p-n-p 6 транзисторов, причем эмиттеры выходных n-p-n 5 и p-n-p 6 транзисторов связаны с нагрузкой 7, а их коллекторы подключены к соответствующим шинам питания 8 и 9, вводятся новые элементы и связи - эмиттеры выходных n-p-n 5 и p-n-p 6 транзисторов связаны с нагрузкой 7 через первое 10 и второе 11 токовые зеркала, управляющие токовые входы которых 12 и 13 подключены к выходам первого 14 и второго 15 источников опорного тока.

Схема заявляемого устройства в соответствии с п.1, п.2 формулы изобретения показана на чертеже фиг.2.

На чертеже фиг.3 показан заявляемый ВК в соответствии с п.3 формулы изобретения. На чертеже фиг.4, фиг.5 показаны варианты выполнения токовых зеркал 10 и 11 ВК фиг.2.

На чертеже фиг.6 представлен выходной каскад, соответствующий п.4 формулы изобретения, а на чертеже фиг.7 - пункту 5.

Результаты компьютерного моделирования ВК фиг.2 и фиг.3 в среде PSpice на моделях интегральных транзисторов ФГУП НПП «Пульсар» показаны на чертежах фиг.8 и фиг.9.

Амплитудно-частотная характеристика выходного каскада фиг.2 на моделях интегральных транзисторов ФГУП НПП «Пульсар» и статических режимах, показанных на чертеже фиг.8, представлена на чертеже фиг.10.

На чертеже фиг.11 изображена схема заявляемого устройства в соответствии с п.6 формулы изобретения.

Выходной каскад фиг.2 содержит входные p-n-p 1 и n-p-n 2 транзисторы, базы которых связаны друг с другом, эмиттеры соединены с первым 3 и вторым 4 источниками тока и базами выходных n-p-n 5 и p-n-p 6 транзисторов, причем эмиттеры выходных n-p-n 5 и p-n-p 6 транзисторов связаны с нагрузкой 7, а их коллекторы подключены к соответствующим шинам питания 8 и 9. Эмиттеры выходных n-p-n 5 и p-n-p 6 транзисторов связаны с нагрузкой 7 через первое 10 и второе 11 токовые зеркала, управляющие токовые входы которых 12 и 13 подключены к выходам первого 14 и второго 15 источников опорного тока. Второе 11 токовое зеркало в соответствии с п.2 формулы изобретения выполнено на n-p-n выходном 16 и n-p-n входном 17 транзисторах, первое токовое зеркало 10 выполнено на p-n-p выходном 18 и p-n-p входном 19 транзисторах, причем эмиттеры входных и выходных транзисторов каждого из токовых зеркал 10 и 11 соединены друг с другом, а база и коллектор входного транзистора соединена с базой выходного транзистора и управляющим токовым входом токового зеркала.

В выходном каскаде фиг.3 первое токовое зеркало 10 выполнено на n-p-n выходном 16 и n-p-n входном 17 транзисторах. Второе токовое зеркало 11 реализовано на p-n-p выходном 18 и p-n-p входном 19 транзисторах, причем эмиттеры входных и выходных транзисторов каждого из токовых зеркал 10 и 11 соединены друг с другом, а база и коллектор входного транзистора соединена с базой выходного транзистора и управляющим токовым входом токового зеркала (12, 13).

Токовые зеркала 10 и 11 (фиг.4, фиг.5) содержат выходные n-p-n 16 и входные n-p-n 17 транзисторы (фиг.4), а также выходные p-n-p 18 и входные p-n-p 19 (фиг.5) транзисторы, причем эмиттеры входных и выходных транзисторов каждого из токовых зеркал 10 и 11 соединены друг с другом, а база и коллектор входного транзистора соединена с базой выходного транзистора и управляющим токовым входом токового зеркала (12, 13).

В выходном каскаде фиг.6, соответствующем п.4 формулы изобретения, эмиттер входного p-n-p 1 транзистора соединен с базой выходного n-p-n 5 транзистора и первым источником тока 3 через первый прямосмещенный p-n переход 20, эмиттер входного n-p-n транзистора 2 связан с базой выходного p-n-p транзистора 6 и вторым источником тока 4 через второй прямосмещенный p-n переход 21, между коллекторным выходом первого токового зеркала 10 и нагрузкой 7 включен третий прямосмещенный p-n переход 22, а между коллекторным выходом второго токового зеркала 11 и нагрузкой 7 включен четвертый прямосмещенный p-n переход 23, причем коллектор входного p-n-p 1 транзистора является выходом второго источника опорного тока 15, а коллектор входного n-p-n 2 транзистора является выходом первого источника опорного тока 14.

В выходном каскаде фиг.7, соответствующем п.5 формулы изобретения, базы входных p-n-p 1 и n-p-n 2 транзисторов связаны друг с другом через два прямосмещенных p-n перехода 24, коллектор входного p-n-p 1 транзистора является выходом второго источника опорного тока 15, а коллектор входного n-p-n 2 транзистора является выходом первого источника опорного тока 14, причем между коллекторным выходом первого токового зеркала 10 и нагрузкой 7, а также между коллекторным выходом второго токового зеркала 11 и нагрузкой 7 включены дополнительные прямосмещенные p-n переходы 25 и 26.

Компьютерное моделирование в среде PSpice входного каскада, соответствующего фиг.2, проводилось при статических токах и параметрах элементов, указанных на чертеже фиг.8. При этом отношение площадей эмиттерных переходов транзисторов VT9 и VT10 (VT7 и VT8) S₉/S₁₀=S₇/S₈=6.

График зависимости тока нагрузки ВК I_н от входного напряжения U_вх при разных значениях токов источников опорного тока I₀=I₂=I₄=Var также показан на чертеже фиг.8.

Компьютерное моделирование в среде PSpice входного каскада, соответствующего фиг.3, проводилось при статических токах и параметрах элементов, указанных на чертеже фиг.9. При этом отношение площадей эмиттерных переходов транзисторов VT9 и VT10 (VT7 и VT8) S₉/S₁₀=S₇/S₈=6.

График зависимости тока нагрузки ВК I_н от входного напряжения U_вх при разных значениях токов источников опорного тока I₀=I₂=I₄=Var также показан на чертеже фиг.9.

Амплитудно-частотная характеристика коэффициента усиления по напряжению K_y≈1 входного каскада фиг.2 при параметрах статического режима, указанных в схеме фиг.8, приведена на чертеже фиг.10. Из нее следует, что верхняя граничная частота заявляемого устройства (по уровню - 3 дБ) превышает 1 ГГц.

В выходном каскаде фиг.11, соответствующем п.6 формулы изобретения, управляющий токовый вход 12 первого токового зеркала 10 связан с общей шиной источника питания 8 и 9 через первый вспомогательный резистор 27, а управляющий токовый вход 13 второго токового зеркала 11 связан с общей шиной источников питания 8 и 9 через второй вспомогательный резистор 28.

Рассмотрим работу заявляемого ВК на примере анализа входного каскада фиг.2.

В статическом режиме выходные транзисторы 16 и 18 токовых зеркал 10 и 11 находятся в насыщении - их напряжение коллектор-эмиттер близко к нулю (U_кэ.min=50÷100 мВ). Такое состояние транзисторов обеспечивается соответствующим выбором токов источников токов 14 и 15

,

где S₁₈, S₁₉, S₁₆, S₁₇ - площади эмиттерных p-n переходов транзисторов 18, 19, 16, 17;

I_э5, I_э6 - статический ток эмиттеров транзисторов 5 и 6,

I₃=I₄ - токи источников тока 3 и 4.

Величины токов I_э5=I_э6 оказываются несколько меньше, чем токи эмиттеров входных транзисторов 1 и 2, из-за влияния U_кэ.min=50÷100 мВ.

Таким образом, при нулевом входном сигнале ВК эмиттеры его транзисторов 5 и 6 соединены через небольшие сопротивления насыщенных транзисторов 16, 18 (единицы - десятки Ом) с нагрузкой 7. Следовательно, при увеличении U_вх положительной полярности ток нагрузки 7 I_н и ток эмиттера транзистора 5 увеличивается

На чертеже фиг.8 это соответствует начальному участку проходной характеристики I_н=f(U_вх).

Как только величина тока эмиттера транзистора 18 достигнет значения этот транзистор выходит из насыщения и «отсоединяет» эмиттер транзистора 5 от нагрузки 7. Поэтому ток нагрузки 7 ограничивается на заданном уровне I_огр, зависящем от параметров I₁₄, S₁₈, S₁₉.

При отрицательном U_вх выходной каскад работает аналогично, однако параметры ограничения тока нагрузки в этом случае определяются величинами I₁₅, S₁₆, S₁₇.

Необходимо обратить внимание на следующие достоинства предлагаемой схемы ВК.

1. Насыщенное состояние выходных транзисторов 18 и 16 токовых зеркал 10 и 11 не создает проблем с установлением статического режима выходных транзисторов 5 и 6 в широком температурном диапазоне.

2. Величина тока ограничения I_огр может изменяться путем установки заданных значений токов I₁₄=I₁₅. Эти эквивалентные токи в зависимости от поставленной задачи могут изменяться пропорционально выходному напряжению ВК (фиг.11). Это позволяет более эффективно использовать выходные транзисторы 5 и 6 - иметь более высокие величины I_огр при более высоких значениях U_н (т.е. при меньших мощностях, выделяемых на коллекторном переходе транзистора 5).

В частных случаях возможны другие виды электронной регулировки порога ограничения тока нагрузки I_огр:

- в зависимости от сопротивления нагрузки R_н;

- в зависимости от напряжения источников питания;

- в зависимости от температуры кристалла микросхемы;

- в зависимости от задержек между временем включения источников питания и т.д.

3. Новые элементы 10 и 11 практически не ухудшают частотные характеристики входного каскада (см. фиг.10). Паразитные емкости транзисторов 18, 19, 16, 17 (емкости коллектор-база, емкости на подложку) оказываются включенными параллельно нагрузке 7 и сопротивлениям эмиттерных переходов транзисторов 5-6, которые малы (единицы-десятки Ом).

4. Ограничения тока нагрузки в заявляемом ВК обеспечивается без ухудшения диапазона изменений напряжения на нагрузке. Это особенно важно для схем с низковольтным питанием (1,5-3 В). Действительно, в рабочем режиме, когда транзисторы 18 и 16 насыщены, диапазон изменения U_н в заявляемой схеме такой же, как и в каскаде-прототипе.

5. Ограничение токов нагрузки заявляемого ВК осуществляется без введения в эмиттер транзисторов 5 и 6 измерительных резисторов, которые необходимы в традиционных схемах защиты по току.

В схемах входного каскада фиг.6 и фиг.7 введение новых связей обеспечивает снижение общего тока потребления за счет исключения двух токопотребляющих ветвей I₁₅, I₁₄. В этих схемах ток ограничения I_огр устанавливается токами источников 3 и 4, который одновременно определяет и статический режим транзисторов 1 и 2.

Существенное достоинство схем фиг.6 и фиг.7 по сравнению со схемой-прототипом и схемами фиг.2, фиг.3 - повышение на несколько порядков входного сопротивления каскадов и уменьшения входной емкости. Это объясняется тем, что в этих ВК при изменении U_вх напряжения коллектор-база входных транзисторов 1 и 2 не изменяются.

В схеме фиг.11 порог ограничения тока нагрузки зависит от выходного напряжения ВК. Это объясняется тем, что общий входной ток токовых зеркал 10, 11 имеет две составляющие

.

Поэтому

а мощность, выделяемая на коллекторе транзистора 5,

P_к5≈I_огр(E_п-U_н).

Введение резисторов 27, 28 позволяет использовать энергетические возможности транзисторов 5 и 6 более эффективно.

Полученные выше теоретически выводы подтверждаются результатами моделирования предлагаемых схем в среде PSpice с использованием моделей интегральных транзисторов ФГУП НПП «Пульсар» (г.Москва).

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Полонников Д.Е. Операционные усилители: Принципы построения, теория, схемотехника. - М., 1983.

2. Патент Японии JP 2003258529.

3. Патент Японии JP 2000183666.

4. Патент Японии JP 2000165156.

5. Патент Японии JP 10065457.

6. Патент Японии JP 11167368.

7. Патент Японии JP 10163763.

8. Патент Японии JP 8237044.

9. Патент Японии JP 2004260395.

10. Патент Японии JP 10270954.

11. Патент Японии JP 6204759.

12. Патент Японии JP 11251846.

13. Патент Японии JP 10022747.

14. Патент США №4.477.780.

15. Патент США №6.160.451.

16. Патент США №4.412.184.

17. Патент США №5.170.134.

18. Патент США №5.907.262.

19. Патент США №5.049.653.

20. Патент США №6.420.933.

21. Патент США №6.166.603.

22. Патент США №6.262.633.

23. Патент США №5.510.754.

24. Патент США №5.512.859.

25. Патент США №5.357.211.

26. Патент США №6.181.204

27. Патент США №6.278.356.

28. Патент США №6.542.032.

29. Патент США №5.352.969.

30. Патент США №5.399.991.

31. Патент США №4.160.216.

32. Патент США №5.623.230.

33. Патент США №5.568.090.

34. Патент США №6.459.338.

35. Патент США №6.466.062.

36. Патент США №6.552.612.

37. Патент США №5.003.269.

38. Патент США №5.786.731.

39. Патент США №5.455.533.

40. Патент США №5.955.908.

41. Патент США №6.535.063.

42. Патент США №5.351.012.

43. Патент США №4.893.091.

44. Патент ЕР 1.418.668.

45. Патент ЕР 0.786.858В1.

46. WO 03/043185A1.

47. Patent A.P. US 2002/0121934А1.

48. А. св. СССР 1042156.

49. Патент RU 2168263.

50. А. св. СССР 1506512.

1. Выходной каскад операционного усилителя, содержащий входные р-n-р (1) и n-р-n (2) транзисторы, базы которых связаны друг с другом, эмиттеры соединены с первым (3) и вторым (4) источниками тока и базами выходных n-р-n (5) и р-n-р (6) транзисторов, причем эмиттеры выходных n-р-n (5) и р-n-р (6) транзисторов связаны с нагрузкой (7), а их коллекторы подключены к соответствующим шинам питания (8) и (9), отличающийся тем, что эмиттеры выходных n-р-n (5) и р-n-р (6) транзисторов связаны с нагрузкой (7) через первое (10) и второе (11) токовые зеркала, управляющие токовые входы которых (12) и (13) подключены к выходам первого (14) и второго (15) источников опорного тока.

2. Устройство по п.1, отличающееся тем, что второе (11) токовое зеркало выполнено на n-р-n выходном (16) и n-р-n входном (17) транзисторах, первое токовое зеркало (10) выполнено на р-n-р выходном (18) и р-n-р входном (19) транзисторах, причем эмиттеры входных и выходных транзисторов каждого из токовых зеркал (10)и(11) соединены друг с другом, а база и коллектор входного транзистора соединена с базой выходного транзистора и управляющим токовым входом токового зеркала.

3. Устройство по п.1, отличающееся тем, что первое токовое зеркало (10) выполнено на n-р-n выходном (16) и n-р-n входном (17) транзисторах, второе токовое зеркало (11) выполнено на р-n-р выходном (18) и р-n-р входном (19) транзисторах, причем эмиттеры входных и выходных транзисторов каждого из токовых зеркал (10) и (11) соединены друг с другом, а база и коллектор входного транзистора соединены с базой выходного транзистора и управляющим токовым входом токового зеркала.

4. Устройство по п.3, отличающееся тем, что эмиттер входного р-n-р (1) транзистора соединен с базой выходного n-р-n (5) транзистора и первым источником тока (3) через первый прямосмещенный р-n переход (20), эмиттер входного n-р-n транзистора (2) связан с базой выходного р-n-р транзистора (6) и вторым источником тока (4) через второй прямосмещенный р-n переход (21), между коллекторным выходом первого токового зеркала (10) и нагрузкой (7) включен третий прямосмещенный р-n переход (22), а между коллекторным выходом второго токового зеркала (11) и нагрузкой (7) включен четвертый прямосмещенный р-n переход (23), причем коллектор входного р-n-р (1) транзистора является выходом второго источника опорного тока (15), а коллектор входного n-р-n (2) транзистора является выходом первого источника опорного тока (14).

5. Устройство по п.3, отличающееся тем, что базы входных р-n-р (1) и n-р-n (2) транзисторов связаны друг с другом через два прямосмещенных р-n перехода (24), коллектор входного р-n-р (1) транзистора является выходом второго источника опорного тока (15), а коллектор входного n-р-n (2) транзистора является выходом первого источника опорного тока (14), причем между коллекторным выходом первого токового зеркала (10) и нагрузкой (7), а также между коллекторным выходом второго токового зеркала (11) и нагрузкой (7) включены дополнительные прямосмещенные р-n переходы (25) и (26).

6. Устройство по п.2, отличающееся тем, что управляющий токовый вход (12) первого токового зеркала (10) связан с общей шиной источника питания (8) и (9) через первый вспомогательный резистор (27), а управляющий токовый вход (13) второго токового зеркала (11) связан с общей шиной источников питания (8) и (9) через второй вспомогательный резистор (28).