Устройство для решения задач оптимизации

Изобретение относится к вычислительной технике и может быть использовано для решения задач определения количества резервируемых элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление. Технический результат заключается в автоматизации определения наиболее экономичной конфигурации системы, имеющей заданный уровень надежности. Устройство содержит входную наборную панель 1, управляющее устройство 2, блоки 3₁, 3₂, ..., 3_n вычисления вероятности отказа, блоки 4₁, 4₂, ..., 4_N вычисления стоимости, первую 5₁, 5₂, ..., 5_N-1 и вторую 8₁, 8₂, ..., 8_n-1 группу сумматоров, компараторы 6₁, 6₂, ..., 6_N-1, первую 7₁, 7₂, ..., 7_N-1 и вторую 10₁, 10₂, ..., 10_N-1 группы оперативных запоминающих устройств, элементы «И» 9₁, 9₂, ..., 9_N-1, блок отображения 11. Поставленная цель достигается тем, что в устройство-прототип введены входная наборная панель, блоки вычисления вероятности отказа, блоки вычисления стоимости, сумматоры, компараторы, первая и вторая группы оперативно-запоминающих устройств, элементы «И» и блок отображения. 4 ил., 3 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для решения задач определения количества резервируемых элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление.

Известно устройство для решения задач оптимизации [1], содержащее блок задания матрицы стоимости, блок задания матрицы сроков службы, блок выбора минимума, блок синхронизации, блок регистрации, сумматор, блок формирования комбинаций и блок сравнения, первый информационный вход которого является входом задания ограничения на величину стоимости системы, причем первый выход блока синхронизации подключен ко входу опроса блока сравнения, второй выход блока синхронизации подключен к входу признака записи блока регистрации, к-й (к=1, ..., Э, где Э - количество элементов в оптимизируемой системе) информационный вход которого является выходом варианта исполнения к-го элемента системы устройства, третий выход блока синхронизации подключен ко входу опроса блока выбора минимума, к-ый выход позиции минимального кода которого подключен ко входу разрешения изменения к-го числа блока формирования комбинаций, выход значения к-го числа которого подключен ко входу выбора элемента в к-ой строке блока задания матрицы сроков службы, к к-му информационному входу блока регистрации и к входу выбора элемента в к-ой строке блока задания матрицы стоимости, к-ый информационный выход которой подключен ко входу к-го слагаемого сумматора, выход которого подключен к второму информационному входу блока сравнения, выход признака «Больше» которого подключен к входу останова блока синхронизации, вход которого является входом пуска устройства, а четвертый выход блока синхронизации подключен к тактовому входу блока формирования комбинаций, причем к-ый информационный вход блока задания матрицы срока службы подключен к одноименному входу блока выбора минимума, а информационный выход которого является выходом стоимости системы устройства [1].

Данное устройство-прототип позволяет решать задачи выбора состава элементов системы по максимальному сроку службы системы при ограничении затрат на ее изготовление. Однако данное устройство обладает узкими функциональными возможностями.

Технической задачей, решаемой данным изобретением, является разработка устройства для решения задач оптимизации, позволяющего определять количество резервируемых элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление.

Поставленная цель достигается тем, что в устройстве для решения задач оптимизации, содержащем сумматор, блок сравнения (компаратор), блок синхронизации (устройство управления), дополнительно введены входная наборная панель, блоки вычисления вероятности отказа, блоки вычисления стоимости, сумматоры, компараторы, первая и вторая группы оперативных запоминающих устройств, элементы «И» и блок отображения.

Первые входы всех блоков вычисления вероятности отказов и блоков вычисления стоимости подключены соответственно к первым и вторым выходам входной наборной панели, вход которой соединен с первым выходом устройства управления, второй выход которого подключен к второму входу блоков вычисления вероятности отказов, а пятый выход соединен с вторым входом блоков вычисления стоимости, выходы первого и второго из которых соединены соответственно с первым и вторым входом первого сумматора второй группы сумматоров, выход которого подключен к первому входу первого элемента «И», выход которого соединен с первым входом первого оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j-го (j=2, ..., N-2, где N - количество блоков вычисления вероятности отказа, количество блоков вычисления стоимости) сумматора второй группы сумматоров, второй вход которого подключен к выходу m-го (m=3, ..., N-1) блока вычисления стоимости, а выход через первый вход j-го (j=2, ..., N-2) элемента «И» - к первому входу j-го (j=2, ..., N-2) оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j+1-го сумматора второй группы сумматоров, второй вход которого подключен к выходу m+1-го блока вычисления стоимости, а выход через j+1-й элемент «И» к первому входу j+1-го оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с выходами всех оперативно-запоминающих устройств второй группы оперативно-запоминающих устройств и со вторым входом блока отображения, первый вход которого соединен с выходами всех оперативно-запоминающих устройств первой группы оперативно-запоминающих устройств, второй вход j+1-го (j=2, ..., N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств соединен со вторыми входами всех оперативно-запоминающих устройств и с четвертым выходом устройства управления, а первый вход со вторым входом j+1-го элемента «И» и с выходом j+1-го (j=2, ..., N-2) компаратора, второй вход которого соединен со вторым входом всех компараторов и с третьим выходом устройства управления, а первый вход подключен к выходу j+1-го (j=2, ..., N-2) сумматора первой группы сумматоров, второй вход которого соединен с выходом m+1-го (m=3, ..., N-1) блока вычисления вероятности отказов, а первый вход с выходом j-го (j=2, ..., N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен со вторым входом j-го элемента «И» и с выходом j-го компаратора, первый вход которого подключен к выходу j-го (j=2, ..., N-2) сумматора первой группы сумматоров, второй вход которого соединен с выходом m-го (m=3, ..., N-1) блока вычисления вероятности отказов, а первый - с выходом первого оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен со вторым входом первого элемента «И» и с выходом первого компаратора, первый вход которого подключен к выходу первого сумматора первой группы сумматоров, первый и второй входы которого соединены соответственно с выходами первого и второго блоков вычисления вероятности отказов.

Проведенный заявителем анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностями признаков, тождественным всем признакам заявленного устройства для решения задач оптимизации, отсутствуют, поэтому изобретение соответствует условию патентоспособности "Новизна".

Результаты поиска известных решений в данной и смежной областях техники с целью выявления признаков, совпадающих с отличительными от прототипов признаками заявляемого изобретения, показали, что они не следуют явным образом из уровня техники. Из определенного заявителем уровня техники не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "Изобретательский уровень".

Заявленный объект изобретения поясняется чертежами, на которых показаны: на фиг.1 - структурная схема устройства для решения задач оптимизации, на фиг.2 - структурная схема блока вычисления вероятности отказа, на фиг.3 - структурная схема блока вычисления стоимости, на фиг.4 - структурная схема оптимизируемого объекта.

Устройство для решения задач оптимизации предназначено для определения количества резервируемых элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление. Его структурная схема может быть представлена в нескольких вариантах. В частности, устройство для решения задач оптимизации, показанное на фиг.1, содержит входную наборную панель 1, устройство управления 2, блоки 3₁, 3₂, ..., 3_N вычисления вероятности отказа, блоки 4₁, 4₂, ..., 4_N вычисления стоимости, первую 5₁, 5₂, ..., 5_N-1 и вторую 8₁, 8₂, ..., 8_N-1 группу сумматоров, компараторы 6₁, 6₂, ..., 6_N-1, первую 7₁, 7₂, ..., 7_N-1 и вторую 10₁, 10₂, ..., 10_N-1 группы оперативных запоминающих устройств, элементы «И» 9₁, 9₂, ..., 9_N-1, блок отображения 11.

Первые входы блоков 3₁, 3₂, ..., 3_N вычисления вероятности отказов и блоков 4₁, 4₂, ..., 4_N вычисления стоимости подключены соответственно к первым и вторым выходам входной наборной панели 1, вход которой соединен с первым выходом устройства управления 2, второй выход которого подключен к второму входу блоков 3₁, 3₂, ..., 3_N вычисления вероятности отказов, а пятый выход соединен с вторым входом блоков 4₁, 4₂, ..., 4_N вычисления стоимости, выходы блоков 4₁ и 4₂ вычисления стоимости соединены соответственно с первым и вторым входом сумматора 8₁, выход которого подключен к входу элемента «И» 9₁, выход которого соединен с первым входом оперативно-запоминающего устройства 10₁, выход которого соединен с первым входом сумматора 8j (где j=2, ..., N-2), второй вход которого подключен к выходу блока 4_m (где m=3, ..., N-1) вычисления стоимости, а выход через элемент «И» 9j (j=2, ..., N-2) к первому входу оперативно-запоминающего устройства 10j (j=2, ..., N-2), выход которого соединен с первым входом сумматора 8_N-1, второй вход которого подключен к выходу блока 4_N вычисления стоимости, а выход через элемент «И» 9_N-1 к первому входу оперативно-запоминающего устройства 10_N-1, выход которого соединен с выходами оперативно-запоминающих устройств 10₁, 10₂, ..., 10_N-2 и с вторым входом блока отображения 11, первый вход которого соединен с выходами оперативно-запоминающих устройств 7₁, 7₂, ..., 7_N-1, второй вход оперативно-запоминающего устройства 7_N-1 соединен со вторыми входами всех оперативно-запоминающих устройств и четвертым выходом устройства управления 2, а первый вход со вторым входом элемента «И» 9_N-1 и с выходом компаратора 6_N-1, второй вход которого соединен со вторыми входами всех компараторов 6₁, ..., 6_N-1 и с третьим выходом устройства управления 2, а первый вход подключен к выходу сумматора 5_N-1 второй вход которого соединен с выходом блока вычисления вероятности отказов 3_N, а первый вход с выходом оперативно-запоминающего устройства 7j (j=2, ..., N-2), первый вход которого соединен со вторым входом элемента «И» 9j и с выходом компаратора 6, (j=2, ..., N-2), первый вход которого подключен к выходу сумматора 5j (j=2, ..., N-2), второй вход которого соединен с выходом блока вычисления вероятности отказов 3_m (m=3, ..., N-1), а первый - к выходу оперативно-запоминающего устройства 7₁, первый вход которого соединен со вторым входом элемента «И» 9₁ и с выходом компаратора 6₁, первый вход которого подключен к выходу сумматора 5₁, первый и второй входы которого соединены соответственно с выходами блоков вычисления вероятности отказов 3₁ и 3₂.

Входная наборная панель 1 предназначена для ввода информации, представленной в десятичной системе счисления.

Устройство управления 2 предназначено для выработки управляющих сигналов с целью реализации требуемого алгоритма преобразования сигнала и может быть реализовано на микропроцессоре TMS 32010 [2]. Обычно устройство управления представляет собой последовательностные логические схемы и может быть синтезировано по известным правилам [3].

Блоки вычисления вероятности отказов 3₁...3_N предназначены для формирования значений вероятности отказов элементов соответственно 1, ..., N типов оптимизируемого объекта при использовании r_k (где к=1...N) резервных элементов к-го типа. Блоки вычисления вероятности отказов 3₁, ..., 3_N идентичны и их структурная схема может быть представлена в нескольких вариантах. В частности, блок вычисления вероятности отказов, показанный на фиг.2, состоит из шифратора 13, первого-третьего элементов «И» 14, 17, 18, первого и второго умножителей 15, 16 и мультиплексора 19. Первый вход блоков вычисления вероятности отказов 3₁, ..., 3_N соединен с первым выходом входной наборной панели и является входом шифратора 13, выход которого подключен к первому входу первого элемента «И» 14, к первому и второму входу первого умножителя 15, ко второму входу второго умножителя 16, первый вход которого соединен с выходом первого умножителя 15 и с первым входом второго элемента «И» 17. Второй вход блоков вычисления вероятности отказов 3₁, ..., 3_N соединен со вторым выходом устройства управления 2 и является вторым входом первого элемента «И» 14, второго элемента «И» 17, третьего элемента «И» 18, первый вход которого соединен с выходом второго умножителя 16, а выход подключен к третьему входу мультиплексора 19, первый и второй входы которого соединены соответственно с выходами первого и второго элементов «И» 14 и 17, а выход мультиплексора 19 является выходом блока вычисления вероятности отказов.

Блоки вычисления стоимости 4₁, ..., 4_N предназначены для формирования значений стоимости элементов соответственно 1,..., N типов оптимизируемого объекта при использовании r_k (где к=1, ..., N) резервных элементов к-го типа. Блоки вычисления стоимости 4₁, ..., 4_N идентичны и их структурная схема может быть представлена в нескольких вариантах. В частности, блок вычисления стоимости, показанный на фиг.3, состоит из шифратора 20, первого-третьего элементов «И» 21,24,25 соответственно первого и второго сумматоров 22, 23 и мультиплексора 26. Первый вход блоков вычисления стоимости 4₁, ..., 4_N соединен со вторым выходом входной наборной панели и является входом шифратора 20, выход которого подключен к первому входу первого элемента «И» 21, к первому и второму входу первого сумматора 22, к второму входу второго сумматора 23, первый вход которого соединен с выходом первого сумматора 22 и с первым входом второго элемента «И» 24. Второй вход блоков вычисления стоимости 4₁, ..., 4_N соединен с пятым выходом устройства управления 2 и является вторым входом первого элемента «И» 21, второго элемента «И» 24, третьего элемента «И» 25, первый вход которого соединен с выходом второго сумматора 23, а выход подключен к третьему входу мультиплексора 26, первый и второй входы которого соединены соответственно с выходами первого и второго элементов «И» 21 и 24, а выход мультиплексора 26 является выходом блока вычисления стоимости.

Сумматоры 5₁, ..., 5_N-1, 8₁, ..., 8_N-1, а также первый и второй сумматоры 22, 23 предназначены для выполнения операций сложения чисел, представленных в двоичном коде.

Схема сумматора известна [3] и может быть реализована на микросхеме К 155ИП4 [4].

Компараторы 6₁, ..., 6_N-1 предназначены для сравнения значений чисел, представленных в двоичном коде, поступающих с сумматоров 5₁, ..., 5_N-1 соответственно и с третьего выхода устройства управления 2. Схема компаратора известна [3] и может быть реализована, например, на микросхеме К555СП1 [5].

Элементы «И» 9₁, ..., 9_N-1 предназначены для подачи значения стоимости, поступающих на первый вход с выходов сумматоров 8₁, ..., 8_N-1 соответственно при наличии сигнала на втором входе. Схема элемента «И» известна [3] и может быть реализована на микросхеме КР1561 ЛИ2 [5].

Первая 7₁, 7₂, ..., 7_N-1 и вторая 10₁, 10₂, ..., 10_N-1 группы оперативных запоминающих устройств предназначены для хранения результатов вычислений.

Блок отображения 11 предназначен для индикации оптимальных значений вероятности безотказной работы, стоимости и количества используемых резервных элементов каждого типа. Схема устройства известна [6] и может быть реализована, например, на микросхеме К514ИД2 и семисегментном индикаторе АЛ 305А.

Шифраторы 13, 20 предназначены для перевода десятичных чисел в двоичные. Схемы шифраторов известны [3] и могут быть реализованы на микросхемах КР 1564 ИВ3 [5].

Первый-третий элементы «И» 14 и 21, 17 и 24, 18 и 25 предназначены для подачи соответственно на первый-третий входы мультиплексоров 19 и 26 значений вероятности отказов и значений стоимости при наличии на первом входе управляющего сигнала. Схемы элементов «И» известны [3] и могут быть реализованы на микросхемах КР1561 ЛИ2 [5].

Первый и второй умножители 15 и 16 предназначены для выполнения операций умножения чисел, представленных в двоичном коде. Схемы умножителей известны [3] и могут быть реализованы на микросхемах К155ИП4 [5].

Мультиплексоры 19,26 предназначены для поочередной коммутации выходов первого-третьего элементов «И» 14, 17, 18 и 21, 24, 25 соответственно. Схема мультиплексоров известна [3] и может быть реализована, например, на микросхеме К531КП2 [5].

Работу устройства поясним на примере структурной схемы оптимизируемого объекта (фиг.4) [7]. В данном примере оптимизируемый объект включает три типа составных элементов 27₁, 27₂, 27₃ и несколько резервных элементов каждого типа (число которых r₁, r₂, и r₃ соответственно). Требуется определить количество резервных элементов каждого типа, обеспечивающих заданный уровень надежности объекта, а именно: для вероятности отказа q должно выполняться условие q≤0,025, но суммарная стоимость С резервируемого объекта должна быть минимальной. Показатели надежности в виде вероятностей отказа элементов каждого типа и их стоимость, приходящиеся на один элемент, приведены в таблице 1.

Таблица 1
Показатели надежности и стоимость резервных элементов разных типов
Элемент	Вероятность отказа элемента, qi	Стоимость элемента, Сi, усл.ед.
1	0,2	5
2	0,1	4
3	0,15	3

Из условия примера видно, что в качестве целевой функции F рассматривается суммарная стоимость резервируемого устройства, т.е. F=C. Оптимальному решению будет соответствовать условие минимума F. Технико-экономическим показателем, не вошедшим в целевую функцию F, является уровень надежности резервируемого устройства. В этом качестве рассматривается вероятность отказа устройства, причем должно выполняться условие q≤0,025. При реализации устройством метода динамического программирования на первом шаге в анализ включаем элементы первого и второго типов. Далее рассматривают варианты решений, построенных из элементов первого и второго типов, и строят таблицу 2.

Таблица 2
Варианты решений на первом шаге (с учетом элементов первого и второго типов)
Характеристики для элемента первого типа	Характеристики для элемента второго типа
r2=0 0,1/4	r2=1 0,01/8	r2=2 0,001/12
r1=0; 0,2/5	0,3/9	0,21/13	0,201/17
r1=1; 0,04/10	0,14/14	0,05/18	0,041/22
r1=2; 0,08/15	0,108/19	0,018/23*	0,009/27*

В ячейках таблицы 2 информация, записанная в виде простой дроби, означает следующее:

числитель - суммарная вероятность отказа элементов первого и второго типов с учетом резервирования, q_1,2;

знаменатель - суммарная стоимость элементов первого и второго типов с учетом резервирования, С_1,2.

Значения q_1,2 и С_1,2 подсчитаны по формулам:

где r₁, r₂ - количество резервных элементов соответственно первого и второго типов.

Из таблицы 2 видно, что в анализ на втором шаге следует включить ячейки (ситуации), помеченные знаками «*». Каждая из этих ситуаций на втором шаге будет рассматриваться как одна компонента.

На втором шаге в анализ включаем элемент третьего типа и снова рассматриваем компоненты, а именно: совместное решение по элементам первого и второго типов и элемент третьего типа. Затем строим таблицу с учетом отмеченных двух компонент (таблица 3):

Таблица 3
Варианты решений на втором шаге (с учетом элементов первого, второго и третьего типов)
Характеристики для элемента третьего типа	Варианты из таблицы 2
r1=2 r2=1 0,018/23	r1=2 r2=2 0,009/27
r3=0; 0,15/3	0,168/26	0,159/30
r3=1; 0,023/6	0,041/29	0,032/33
r3=2; 0,003/9	0,021/32	0,012/36*

Информация, представленная в таблице 3, получена с использованием формул:

C_1,2,3=C_1,2+C₃(1+r₃).

Из таблицы 3 видно, что оптимальному решению для данного примера отвечает ситуация r₁=2, r₂=1, r₃=2. При этом суммарная стоимость резервируемого устройства составляет 32 усл.единицы, а вероятность отказа q=0,021.

На первом этапе работы устройства для решения задач оптимизации одновременно со второго и пятого выходов устройства управления 2 управляющие сигналы поступают соответственно на вторые входы блоков вычисления вероятности отказа 3₁, 3₂ и блоков вычисления стоимости 4₁, 4₂. Причем значение частоты управляющего сигнала, поступающего на вход блока вычисления вероятности отказа 3₂ и блока вычисления стоимости 4₂ выше в три раза, чем на входы блока вычисления вероятности отказа 3₁ и блока вычисления стоимости 4₁.

С поступлением управляющих сигналов со второго выхода устройства управления 2 на вторые входы блоков вычисления вероятности отказа 3₁ и 3₂ и значений вероятности отказов q₁ элемента первого типа и q₂ элемента второго типа с первого выхода входной наборной панели 1 на первые входы соответственно блоков вычисления вероятности отказа 3₁ и 3₂, в данных блоках происходит вычисление значений вероятности отказа оптимизируемого объекта при резерве элементов первого и второго типов r=0, r=1 и r=2.

Работа блоков вычисления вероятности отказа 3₁, 3₂, ..., 3_m, ..., 3_N идентична, поэтому рассмотрим их работу на примере блока вычисления вероятности отказа 3₁, показанного на фиг.2. Значение вероятности отказа q₁ элемента первого типа в десятичном счислении поступает с первого входа блока вычисления вероятности отказа 3₁ на вход шифратора 13, с выхода которого значение вероятности отказа q₁ в двоичном коде поступает на первые входы элемента «И» 14, первого умножителя 15 и на вторые входы первого и второго умножителей 15 и 16. С выхода первого умножителя 15 значение вероятности отказа поступает на первые входы элемента «И» 17 и второго умножителя 16, с выхода которого значение вероятности отказа поступает на первый вход элемента «И» 18. На вторые входы элементов «И» 14, 17 и 18 поступает управляющий сигнал со второго входа блока вычисления вероятности отказа 31 и при наличии двух сигналов на входах элементов «И» 14, 17 и 18 значения вероятности отказов q₁, , поступают соответственно на первый, второй и третий входы мультиплексора 19, который коммутирует поочередно значения вероятности отказа q₁, , при r₁=0, r₁=1, r₁=2 соответственно на свой выход. С поступлением управляющих сигналов с пятого выхода устройства управления 2 на вторые входы блоков вычисления стоимости 4₁ и 4₂ и значений стоимости элементов первого и второго типов C₁ и С₂ со второго выхода входной наборной панели 1 на первые входы блоков вычисления стоимости 4₁ и 4₂ соответственно в данных блоках происходит вычисление значений стоимости оптимизируемого объекта при резерве элементов первого и второго типов r=0, r=1 и r=2.

Работа блоков вычисления стоимости 4₁, 4₂, ..., 4_m , ..., 4_N идентична, поэтому рассмотрим их работу на примере блока вычисления стоимости 4₁, показанного на фиг.3. Значение стоимости элемента первого типа C₁ в десятичном счислении поступает с первого входа блока вычисления стоимости 4₁ на вход шифратора 20, с выхода которого значение стоимости C₁ в двоичном коде поступает на первые входы элемента «И» 21, первого сумматора 22 и на вторые входы первого и второго сумматоров 22 и 23. С выхода первого сумматора 22 значение стоимости 2C₁ поступает на первые входы элемента «И» 24 и второго сумматора 23, с выхода которого значение стоимости 3C₁ поступает на первый вход элемента «И» 25. На вторые входы элементов «И» 21, 24 и 25 поступает управляющий сигнал со второго входа блока вычисления стоимости 4₁ и при наличии двух сигналов на входах элементов «И» 21, 24 и 25 значения стоимости C₁, 2C₁, 3C₁ с их выходов соответственно поступают на первый, второй и третий входы мультиплексора 26, который коммутирует поочередно значения стоимости одного, двух и трех элементов первого типа C₁, 2C₁, 3C₁ соответственно на свой выход. Значения вероятности отказов q₁, , с выхода блока вычисления вероятности отказа 3₁ последовательно поступают на первый вход сумматора 5₁, на второй вход которого поступают последовательно значения вероятности отказов q₂, с выхода блока вычисления вероятности отказа 3₂, с выхода сумматора 5₁ поступают последовательно значения q₁, q₁+q₂, на первый вход компаратора 6₁, на второй вход которого поступает заданное значение вероятности отказа (согласно примеру q_зад=0,025) с третьего выхода устройства управления 2. Компаратор 6₁ пропускает на свой выход только те значения вероятности отказа с первого входа, которые меньше q_зад (из примера это значения 0,018 и 0,009), данные значения вероятности отказа с выхода компаратора 6₁ поступают на второй вход элемента «И» 9₁ и на первый вход оперативно-запоминающего устройства 7₁, на второй вход которого поступает команда «Запись» с четвертого выхода устройства управления 2. По команде «Считывание» с четвертого выхода устройства управления 2 значения вероятности отказов с выхода оперативно-запоминающего устройства 7₁ поступают на первый вход блока отображения 11 и на первый вход сумматора 5_j.

На j-м этапе работы устройства для решения задач оптимизации на второй вход сумматора 5_j с блока вычисления вероятности отказа 3_m поступают последовательно значения вероятности отказов элемента m-го типа q_m, при r=0, r=1, r=2 соответственно, причем информация, поступающая на второй вход сумматора 5_j, следует с частотой в три раза больше, чем на его первый вход. С выхода сумматора 5_j суммарные значения вероятности отказов поступают на первый вход компаратора 6_j, на второй вход которого поступает значение q_зад c третьего выхода устройства управления 2. С выхода компаратора 6_j значения вероятности отказов, величина которых меньше q_зад, поступают на второй вход элемента «И» 9_j и на первый вход оперативно-запоминающего устройства 7_j, в котором осуществляется запись значений вероятности отказов по команде «Запись» с четвертого выхода устройства управления 2. По команде «Считывание» с четвертого выхода устройства управления 2 сигналы из оперативно-запоминающего устройства 7_j поступают на первый вход сумматора 5_N-1 и на первый вход блока отображения 11.

На N-1 этапе работы устройства для решения задач оптимизации на второй вход сумматора 5_N-1 с блока вычисления вероятности отказа 3_N поступают последовательно значения вероятности отказов элемента N-го типа q_N, при r=0, r=1, r=2 соответственно, причем информация, поступающая на второй вход сумматора 5_N-1, следует с частотой в три раза больше, чем на его первый вход. С выхода сумматора 5_N-1 суммарные значения вероятности отказов поступают на первый вход компаратора 6_N-1, на второй вход которого поступает значение q_зад с третьего выхода устройства управления 2. С выхода компаратора 6_N-1 значения вероятности отказов, величина которых меньше q_зад поступают на второй вход элемента «И» 9_N-1 и на первый вход оперативно-запоминающего устройства 7_N-1, в котором осуществляется запись значений вероятности отказов по команде «Запись» с четвертого выхода устройства управления 2. По команде «Считывание» с четвертого выхода устройства управления 2 сигналы из оперативно-запоминающего устройства 7_j поступают на первый вход сумматора 5_N-1 и на первый вход блока отображения 11.

Таким образом, за N-1 этап осуществляется определение оптимального значения вероятности отказа устройства для решения задач оптимизации при наличии в схеме оптимизируемого объекта (фиг.4) элементов N типов.

Определение оптимального значения стоимости устройством для решения задач оптимизации осуществляется также за N-1 этап.

На первом этапе работы устройства для решения задач оптимизации значения стоимости элементов первого и второго типов с выхода блоков вычисления стоимости 4₁ и 4₂ соответственно поступают на первый и второй входы сумматора 8₁, где осуществляется их сложение. С выхода сумматора 8₁ суммарные значения стоимости элементов первого и второго типов поступают на первый вход элемента «И» 9₁, на второй вход которого поступают суммарные значения вероятности отказов элементов первого и второго типов, величина которых меньше, чем q_зад. В результате на выходе элемента «И» 9₁ появляются значения стоимости тех элементов, которые имеют величины вероятности отказа меньше, чем q_зад (из примера: это значения С=23 и С=27, которые соответствуют q=0,018 и q=0,009). Данные значения стоимости элементов первого и второго типов поступают с выхода элемента «И» 9₁ на первый вход оперативно-запоминающего устройства 10₁. Запись значений стоимости элементов первого и второго типов в оперативно-запоминающее устройство 10₁ осуществляется при поступлении на его второй вход команды «Запись» с четвертого выхода устройства управления 2. По команде «Считывание» с четвертого выхода устройства управления 2 значения стоимости элементов первого и второго типов с выхода оперативно-запоминающего устройства 10₁ поступают на второй вход блока отображения 11 и на первый вход сумматора 8_j.

На j-м этапе работы устройства для решения задач оптимизации на второй вход сумматора 8_j с блока вычисления стоимости 4_m поступают значения стоимости элементов m-го типа C_m, 2С_m, 3С_m при r=0, r=1, r=2 соответственно, причем информация, поступающая на второй вход сумматора 8_j, следует с частотой в три раза больше, чем на его первый вход. С выхода сумматора 8_j суммарные значения стоимости поступают на первый вход элемента «И» 9_j, на второй вход которого поступают суммарные значения вероятности отказов элементов m-типов, величина которых меньше, чем q_зад. В результате на выходе элемента «И» 9_j появляются значения стоимости тех элементов, которые имеют величины вероятности отказов меньше, чем q_зад. Данные значения стоимости элементов m-типов поступают с выхода элемента «И» 9_j на первый вход оперативно-запоминающего устройства 10_j. Запись значений стоимости элементов m-типов в оперативно-запоминающее устройство 10_j осуществляется при поступлении на его второй вход команды «Запись» с четвертого выхода устройства управления 2. По команде «Считывание» с четвертого выхода устройства управления 2 значения стоимости элементов m-типов с выхода оперативно-запоминающего устройства 10 поступают на второй вход блока отображения 11 и на первый вход сумматора 8_N-1.

На N-1 этапе работы устройства для решения задач оптимизации на второй вход сумматора 8_N-1 поступают с блока вычисления стоимости 4_N значения стоимости элементов N-го типа C_N, 2С_N, 3С_N при r=0, r=1, r=2 соответственно, причем информация, поступающая на второй вход сумматора 8_N-1, следует с частотой в три раза больше, чем на его первый вход. С выхода сумматора 8_N-1 суммарные значения стоимости поступают на первый вход элемента «И» 9_N-1, на второй вход которого поступают суммарные значения вероятности отказов элементов N типов, величина которых меньше, чем q_зад. В результате на выходе элемента «И» 9_N-1 появляются значения стоимости тех элементов, которые имеют величины вероятности отказов меньше, чем q_зад. Данные значения стоимости элементов типов поступают с выхода элемента «И» 9_N-1 на первый вход оперативно-запоминающего устройства 10_N-1. Запись значений стоимости элементов N-типов в оперативно-запоминающее устройство 10_N-1 осуществляется при поступлении на его второй вход команды «Запись» с четвертого выхода устройства управления 2. По команде «Считывание» с четвертого выхода устройства управления 2 значения стоимости элементов N-типов с выхода оперативно-запоминающего устройства 10_N-1 поступают на второй вход блока отображения 11.

Введение в устройство-прототип входной наборной панели, блоков вычисления вероятности отказа, блоков вычисления стоимости, сумматоров, компараторов, первой и второй группы оперативно-запоминающих устройств, элементов «И» и блока отображения позволяет определять количество резервируемых элементов, обеспечивающих заданный уровень надежности системы при ограничении затрат на ее изготовление.

Источники информации

1. Авторское свидетельство СССР №1575201, МКИ G06F 15/20. Устройство для решения задач оптимизации, 1990.

2. Цифровой процессор обработки сигналов TMS 32010 и его применение. /Под ред. А.А.Ланнэ. Л.: ВАС, 1990.

3. B.C.Гутников, В.В.Лопатин и др. Электронные устройства информационно-измерительной техники. - Л.: ЛПИ им. Калинина, 1980.

4. В.А.Батушев и др. Микросхемы и их применение. Справочное пособие - М.: Радио и связь, 1983.

5. В.П.Шило. Популярные цифровые микросхемы - М.: Радио и связь, 1987.

6. Р.Токхейм. Основы цифровой электроники: пер. с англ. - М.: Мир, 1988. стр.124-125.

7. С.М.Боровиков. Теоретические основы конструирования, технологии и надежностей - Минск, Дизайн ПРО, 1998.

Устройство для решения задач оптимизации, позволяющее определять количество резервных элементов, обеспечивающих заданный уровень надежности системы при минимальной суммарной стоимости элементов, содержащее сумматор, блок сравнения (компаратор), блок синхронизации (управляющее устройство), отличающееся тем, что дополнительно введены входная наборная панель, блоки вычисления вероятности отказа, блоки вычисления стоимости, сумматоры, компараторы, первая и вторая группы оперативных запоминающих устройств, элементы «И» и блок отображения, при этом первые входы всех блоков вычисления вероятности отказов и блоков вычисления стоимости подключены соответственно к первым и вторым выходам входной наборной панели, вход которой соединен с первым выходом устройства управления, второй выход которого подключен к второму входу блоков вычисления вероятности отказов, а пятый выход соединен с вторым входом блоков вычисления стоимости, выходы первого и второго из которых соединены соответственно с первым и вторым входом первого сумматора второй группы сумматоров, выход которого подключен к первому входу первого элемента «И», выход которого соединен с первым входом первого оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j-го (j=2, ..., N-2, где N - количество блоков вычисления вероятности отказа, количество блоков вычисления стоимости) сумматора второй группы сумматоров, второй вход которого подключен к выходу m-го (m=3, ..., N-1) блока вычисления стоимости, а выход через первый вход j-го (j=2, ..., N-2) элемента «И» - к первому входу j-го (j=2, ..., N-2) оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с первым входом j+1-го сумматора второй группы сумматоров, второй вход которого подключен к выходу m+1-го блока вычисления стоимости, а выход через j+1-й элемент «И» к первому входу j+1-го оперативно-запоминающего устройства второй группы оперативно-запоминающих устройств, выход которого соединен с выходами всех оперативно-запоминающих устройств второй группы оперативно-запоминающих устройств и с вторым входом блока отображения, первый вход которого соединен с выходами всех оперативно-запоминающих устройств первой группы оперативно-запоминающих устройств, второй вход j+1-го (j=2, ..., N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств соединен с вторыми входами всех оперативно-запоминающих устройств и с четвертым выходом устройства управления, а первый вход с вторым входом j+1-го элемента «И» и с выходом j+1-го (j=2, ..., N-2) компаратора, второй вход которого соединен со вторым входом всех компараторов и с третьим выходом устройства управления, а первый вход подключен к выходу j+1-го (j=2, ..., N-2) сумматора первой группы сумматоров, второй вход которого соединен с выходом m+1-го (m=3, ..., N-1) блока вычисления вероятности отказов, а первый вход с выходом j-го (j=2, ..., N-2) оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен с вторым входом j-го элемента «И» и с выходом j-го компаратора, первый вход которого подключен к выходу j-го (j=2, ..., N-2) сумматора первой группы сумматоров, второй вход которого соединен с выходом m-го (m=3, ..., N-1) блока вычисления вероятности отказов, а первый - с выходом первого оперативно-запоминающего устройства первой группы оперативно-запоминающих устройств, первый вход которого соединен вторым входом первого элемента «И» и с выходом первого компаратора, первый вход которого подключен к выходу первого сумматора первой группы сумматоров, первый и второй входы которого соединены соответственно с выходами первого и второго блоков вычисления вероятности отказов.