Устройство для моделирования системы защиты вычислительной сети

Изобретение относится к вычислительной технике и предназначено для моделирования системы защиты вычислительной сети. Техническим результатом является обеспечение моделирования системы защиты и выбора наилучшего варианта защиты сети с повышенным быстродействием. Устройство содержит генератор тактовых импульсов, элементы И, матрицу (m*n) триггеров, регистры, группы элементов И, блок умножения, блоки сравнения, сумматоры, блоки элементов И, счетчик, дешифратор. 1 ил.

 

Изобретение относится к вычислительной технике и предназначено для моделирования системы защиты вычислительной сети.

Наиболее близким по технической сущности является устройство [1], содержащее генератор тактовых импульсов 1, выход которого соединен с первым входом первого элемента И 2, второй вход которого соединен с пусковым входом, матрицу (m*n) триггеров 6_ij, первых регистров 7_ij, вторых групп элементов 8_ij И, вторых регистров 9_ij, третьих групп элементов 10_ij И, по числу строк матрицы третий регистр 11_i, блок умножения 12_j, первый блок сравнения 13_i, а также сумматор 14, четвертый элемент И 15, второй блок сравнения 16, четвертый регистр 17, пятый блок элементов И 18, пятый регистр 19, первые входы которого подсоединены к одноименным выходам триггеров 6 матрицы, а второй вход - к выходу второго блока сравнения 16, выход каждого (i, j) триггера 6 матрицы подсоединен к первым входам второй 8 и третьей 9 групп элементов И, выход первого регистра 7 матрицы подсоединен ко второму входу второй группы элементов И 8, выход которого подсоединен к одноименному входу сумматора 14, выход которого подсоединен к первому входу второго блока сравнения 16 и к первому входу пятой группы элементов И 18, выход которого подсоединен к входу четвертого регистра 17, выход которого подсоединен к второму входу второго блока сравнения 16, выход которого подсоединен к второму входу пятого регистра 19 и к второму входу пятой группы элементов И 18, инверсный выход каждого второго регистра 9 матрицы подсоединен к второму входу третьей группы элементов И 10, выход которого подсоединен к одноименному входу блока умножения 12 строки матрицы, выход блока умножения 12 подсоединен к первому входу блока первого сравнения 13, второй вход которого подсоединен к выходу третьего регистра 11, а выход первого блока сравнения подсоединен к одноименному входу элемента И 15, выход которого подсоединен к третьему входу второго блока сравнения 16, выход регистра 19 является первым выходом 23 устройства.

Недостатком данного устройства является низкая скорость моделирования системы защиты информации во всех доступных ресурсах вычислительной сети.

Задача изобретения - создать устройство, обеспечивающее моделирование системы защиты информации и выбора наилучшего варианта защиты сети с повышенным быстродействием.

Сущность изобретения состоит в том, что в устройство для моделирования системы защиты вычислительной сети, содержащее генератор тактовых импульсов 1, выход которого соединен с первым входом первого элемента И 2, второй вход которого соединен с пусковым входом, матрицу (m*n) триггеров 6_ij, первых регистров 7_ij, вторых групп элементов 8_ij И, вторых регистров 9_ij, третьих групп элементов 10_ij И, по числу строк матрицы третий регистр 11_i, блок умножения 12_i, первый блок сравнения 13_i, а также сумматор 14, четвертый элемент И 15, второй блок сравнения 16, четвертый регистр 17, пятый блок элементов И 18, пятый регистр 19, первые входы которого подсоединены к одноименным выходам первых триггеров 6 матрицы, а второй вход - к выходу второго блока сравнения 16, выход каждого (i, j) триггера 6 матрицы подсоединен к входам второй 8 и третьей 9 групп элементов И, выход первого регистра 7 матрицы подсоединен ко второму входу второй группы элементов И 8, выход которого подсоединен к одноименному входу сумматора 14, выход которого подсоединен к первому входу второго блока сравнения 16 и к первому входу пятой группы элементов И 18, выход которого подсоединен к входу четвертого регистра 17, выход которого подсоединен к второму входу второго блока сравнения 16, выход которого подсоединен к второму входу пятого регистра 19 и к второму входу пятой группы элементов И 18, инверсный выход каждого второго регистра 9 матрицы подсоединен к второму входу третьей группы элементов И 10, выход которого подсоединен к одноименному входу блока умножения 12 строки матрицы, выход блока умножения 12 подсоединен к первому входу блока первого сравнения 13, второй вход которого подсоединен к выходу третьего регистра 11, а выход первого блока сравнения подсоединен к одноименному входу элемента И 15, выход которого подсоединен к третьему входу второго блока сравнения 16, выход регистра 19 является первым выходом 23 устройства, дополнительно включены по числу элементов строк матрицы счетчик 3, дешифратор 4, n выходов которого подсоединены к входам одноименных триггеров 6 строки матрицы, а вход дешифратора подсоединен к первому выходу счетчика 3 одноименной строки матрицы, вход счетчика 3 первой строки матрицы подсоединен к выходу второго элемента И 2, второй выход счетчика 3 (выход переполнения) подсоединен к входу счетчика 3 следующей строки матрицы, второй выход счетчика 3 (выход переполнения) последней строки матрицы подсоединен к второму входу элемента И 2 и является вторым выходом 24 устройства - сигналом окончания работы.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.

Новизна предлагаемого устройства заключается в том, что новое техническое устройство отличается от прототипа наличием по числу элементов строк матрицы счетчика 3, дешифратора 4, n выходов которого подсоединены к входам одноименных триггеров 6 строки матрицы, а вход дешифратора подсоединен к первому выходу счетчика 3 односменной строки матрицы, вход счетчика 3 первой строки матрицы подсоединен к выходу второго элемента И 2, второй выход счетчика 3 (выход переполнения) подсоединен к входу счетчика 3 следующей строки матрицы, второй выход счетчика 3 (выход переполнения) последней строки матрицы подсоединен к второму входу элемента И 2 и является вторым выходом 24 устройства - сигналом окончания работы.

Изобретательский уровень достигается тем, что ввод соответствующих элементов в известный прототип вместе со связями позволяет решить новую техническую задачу, решение которой в известных ЛВС и литературе, в настоящее время не отражено. Время моделирования в прототипе составляет 2^∧ (m*n), а в предлагаемом устройстве всего n*m тактов работы генератора 1, что особенно при больших n*m позволяет получить большой выигрыш в быстродействии предлагаемого устройства.

Сущность изобретения поясняется чертежом.

На чертеже представлена структурная схема предлагаемого устройства, где показаны генератор тактовых импульсов 1, элемент И 2 с одним инверсным входом, счетчики 3_i и дешифраторы 4_i (i=1...m, где m - число каналов утечки, соответствующее числу строк матрицы модели), блоки 5_i.j, (i=1...m, j=1...n), (i=1...m, j=1...n, n - число столбцов матрицы, соответствующее числу способов защиты).

Каждый блок 5_ij содержит триггер 6, первый регистр 7, второй блок элементов И 8, второй регистр 9 и третий блок элементов И 10. Кроме того, в состав устройства входят по числу строк матрицы третий регистр 11_i, блок умножения 12_i, первый блок сравнения 13_i, (i=1...m), а также суммирующий блок 14, четвертый элемент И 15, второй блок сравнения 16, четвертый регистр 17, пятый блок элементов И 18, пятый регистр 19, входы устройства 20, 21 и 22, выходы устройства 23 и 24.

Устройство работает следующим образом.

В исходном состоянии все счетчики 3_i (i=1...m, где m - число каналов утечки, соответствующее числу строк матрицы модели) и триггеры 4_i.j (i=1...m, j=1...n) находятся в нулевом состоянии.

На выходе 24 последнего счетчика 3_n устройства с его выхода переполнения поступает нулевой сигнал, который также поступает на инверсный вход 20 элемента И 2 (из-за громоздкости чертежа это соединение не показано).

На регистрах 7_i,j находятся значения стоимостей защиты i-го канала утечки j-м способом. На регистрах 9_i,j находятся значения вероятностей защиты i-го канала утечки j-ым способом, поэтому с инверсных выходов регистров 9_i,j снимается вероятность проникновения в сеть злоумышленником.

На регистрах 11_i хранятся значения требуемых (допустимых) вероятностей защиты i-го канала утечки. На регистре 17 первоначально хранится максимальный код, то есть все разряды регистра установлены в единичное состояние.

Работа устройства начинается после подачи сигнала ПУСК на вход 21 элемента И 2, после чего сигналы с выхода генератора тактовых импульсов 1 через открытый по входу 20 элемент И 2 начинают поступать на вход счетчика 3₁. Первый выход счетчика 3_i подсоединен к входу дешифратора 4_i (i=1...m, где m - число каналов утечки, соответствующее числу строк матрицы модели). Счетчик 3_i имеет коэффициент пересчета n (число способов защиты), поэтому дешифратор 4_i обеспечивает последовательную установку только одного из триггеров 6_i,j в единичное состояние.

При установленном в единицу элементе 6_i,j код с инверсного выхода регистра 9_i,j (то есть значение вероятности взлома i-го канала утечки при использовании j-го способа защиты) поступает через открытый блок элементов И 10_i,j на i-й вход блока умножения 12_i.

С инверсного выхода блока умножения 12_i код значения вероятности защиты i-го канала утечки Р_i поступает на первый вход блока сравнения 13_i, на второй вход которого поступает код с выхода регистра 11_i, где хранится значение требуемых (допустимых) вероятностей защиты i-го канала утечки - код Р_{доп i}.

В случае, если код Р_i=>Р_{доп i}, единичный сигнал с выхода блока сравнения 13_i поступает на одноименный вход элемента И 15.

Одновременно код с регистра 7_i,j через открытый блок элементов И 8_i,j поступает на соответствующий вход суммирующего блока 14, с выхода которого далее суммарное значение поступает на первый вход блока сравнения 16, на второй его вход поступает с выхода регистра 17 предыдущее значение суммарной стоимости защиты информации в вычислительной системе.

При единичном сигнале на выходе элемента И 15 на выходе блока сравнения 16 появляется единичный сигнал в случае, если значение на выходе сумматора 14 будет меньше предыдущего значения наименьшей суммы на регистре 17, после чего текущее значение с выхода сумматора 14 через открытый блок элементов И 18 записывается в регистр 17, а также текущее значение состояния триггеров 6 фиксируется по входу 22 в регистре 19, разряды которого х_i,j указывают на применимость (х_i,j=1) или нет (х_i,j=0) j-го способа защиты для i-го канала утечки информации в вычислительной сети.

Выход переполнения счетчика 3_i (i=1...(n-1)) подсоединен к входу очередного счетчика 3_i+1, что обеспечивает в конечном счете при поиске наилучшего варианта стоимости защиты установку в каждой строке матрицы только одного триггера 6_i,j (i=1...m, j=1...n).

Входы 22 регистра 19 являются соответствующими выходами триггеров 6_i,j (на чертеже эти связи из-за громоздкости не показаны).

Появление единичного сигнала 24 переполнения счетчика 3_n служит сигналом окончания работы устройства.

Использованные источники

1. Патент № 2292081, кл. G06F 12/14, 2005.

Устройство для моделирования системы защиты вычислительной сети, содержащее генератор тактовых импульсов (1), выход которого соединен с первым входом первого элемента И (2), второй вход которого соединен с пусковым входом, матрицу (m*n) триггеров (6_ij), первых регистров (7_ij), вторых групп элементов (8_ij) И, вторых регистров (9_ij), третьих групп элементов (10_ij) И, по числу строк матрицы третий регистр (11_i), блок умножения (12_i), первый блок сравнения (13_i), а также сумматор (14), четвертый элемент И (15), второй блок сравнения (16), четвертый регистр (17), пятый блок элементов И (18), пятый регистр (19), первые входы которого подсоединены к одноименным выходам триггеров (6) матрицы, а второй вход - к выходу второго блока сравнения (16), выход каждого (i, j) триггера 6 матрицы подсоединен к первым входам второй (8) и третьей (9) групп элементов И, выход первого регистра (7) матрицы подсоединен ко второму входу второй группы элементов И (8), выход которого подсоединен к одноименному входу сумматора (14), выход которого подсоединен к первому входу второго блока сравнения (16) и к первому входу пятой группы элементов И (18), выход которого подсоединен к входу четвертого регистра (17), выход которого подсоединен ко второму входу второго блока сравнения (16), выход которого подсоединен к второму входу пятого регистра (19) и к второму входу пятой группы элементов И (18), инверсный выход каждого второго регистра (9) матрицы подсоединен к второму входу третьей группы элементов И (10), выход которой подсоединен к одноименному входу блока умножения (12) строки матрицы, выход блока умножения (12) подсоединен к первому входу первого блока сравнения (13), второй вход которого подсоединен к выходу третьего регистра (11), а выход первого блока сравнения (13) подсоединен к одноименному входу элемента И (15), выход которого подсоединен к третьему входу второго блока сравнения (16), выход регистра (19) является первым выходом устройства, отличающееся тем, что в него дополнительно включены по числу элементов строк матрицы счетчик (3), дешифратор (4), n выходов которого подсоединены к входам одноименных триггеров (6) строки матрицы, а вход дешифратора (4) подсоединен к первому выходу счетчика (3) одноименной строки матрицы, вход счетчика (3) первой строки матрицы подсоединен к выходу второго элемента И (2), второй выход счетчика (3) (выход переполнения) подсоединен к входу счетчика (3) следующей, строки матрицы, второй выход счетчика (3) (выход переполнения) последней строки матрицы подсоединен к второму входу элемента И (2) и является вторым выходом устройства - сигналом окончания работы.