Способ записи информации в поле памяти постоянного запоминающего устройства

Изобретение относится к области вычислительной техники и автоматики и может быть использовано при записи информации в поле памяти постоянных запоминающих устройств. Технический результат изобретения заключается в сокращении числа элементов связи при записи и коррекции информации, обеспечении постоянства нагрузочных характеристик, повышении эффективности использования постоянных запоминающих устройств и увеличении их быстродействия. Технический результат изобретения достигается посредством размещения элементов связи в поле памяти путем подключения с помощью элементов связи адресных шин к запоминающим элементам поля памяти, организованным в блоки, число которых равно К, зависит от диапазона D представления кодовых комбинаций разрядности N, причем D≥2N-1. Блоки запоминающих элементов содержат P1, Р2,…,Рк запоминающих элементов при P1·P2·…·Pк≤D. Место размещения элемента связи между адресной шиной и одним из запоминающих элементов определяется остатком от деления числового значения кодовой комбинации на число запоминающих элементов Рi i-го блока запоминающих элементов. Номер запоминающего элемента в блоке соответствует этому остатку от деления и месту размещения элемента связи. 5 ил., 4 табл.

 

Изобретение относится к области вычислительной техники и автоматики и может быть использовано при записи информации в поле памяти постоянных запоминающих устройств.

Известны способы записи информации посредством организации и распределения элементов связи между адресными шинами и запоминающими элементами поля памяти постоянных запоминающих устройств [1-9]. При использовании традиционного способа записи «активная 1 и активный 0» запись информации с помощью элементов связи производится как символов 1, так и символов 0. При использовании традиционных способов записи с помощью элементов связи «активная 1 и пассивный 0» или «пассивная 1 и активный 0» запись информации производится только активных символов (1 или 0). При записи активных символов в поле памяти в качестве элементов связи используются двухполюсники (например, диодные структуры, плавкие перемычки и т.д.) или четырехполюсники (например, транзисторные структуры, ключевые и триггерные структуры различных технологий изготовления и т.д.).

Число элементов связи при традиционных способах записи информации с увеличением числа разрядов кодовых комбинаций существенно возрастает, что снижает эффективность использования постоянных запоминающих устройств, увеличивая время записи и коррекции информации, снижая их быстродействие, изменяя нагрузочные характеристики поля памяти.

Наиболее близким способом записи информации в поле памяти постоянных запоминающих устройств с помощью элементов связи является способ записи информации, примененный в источнике [2]. Существо этого способа заключается в том, что при большом числе активных символов в кодовой комбинации (1 или 0), которые необходимо записать с помощью элементов связи, исходные кодовые комбинации перед записью инвертируются, что приводит при записи информации к уменьшению числа элементов связи.

Недостатками этого способа записи информации являются использование дополнительного запоминающего элемента и дополнительного элемента связи для записи признака кода кодовой комбинации, необходимой каждой кодовой комбинации, непостоянство нагрузочных характеристик активного, емкостного и индуктивного характера, возрастание числа элементов связи с ростом числа разрядов N кодовых комбинаций.

В табл.1 в качестве примера приведены сравнительные данные о кодовых комбинациях, записанных с помощью элементов связи традиционным способом и способом, близким к предлагаемому, и числе элементов связи. Из табл.1 следует, что коэффициент эффективности Kw=23/13=1.76.

Технический результат изобретения заключается в сокращении числа элементов связи при записи и коррекции информации, обеспечении постоянства нагрузочных характеристик, повышении эффективности использования постоянных запоминающих устройств и увеличении их быстродействия.

Технический результат изобретения достигается тем, что способ записи информации посредством размещения элементов связи в поле памяти основан на подключении с помощью элементов связи адресных шин к запоминающим элементам поля памяти, организованным в блоки, число которых равно К, зависящее от диапазона D представления кодовых комбинаций разрядности N, причем D≥2N-1. Блоки запоминающих элементов содержат соответственно Р1, Р2, …, Рк запоминающих элементов при P1·Р2·…·Рк≤D. Место размещения элемента связи между адресной шиной и одним из запоминающих элементов соответствующего блока запоминающих элементов определяется остатком от деления числового значения кодовой комбинации на число запоминающих элементов Рi i-го блока запоминающих элементов. При этом номер запоминающего элемента в блоке запоминающих элементов соответствует этому остатку от деления и месту размещения элемента связи. Запоминающие элементы в блоках запоминающих элементов нумеруются соответственно 0, 1, …, P1-1; 0, 1, …, Р2-1; 0, 1, …, Рк-1.

Существо предложенного способа записи информации посредством размещения элементов связи в поле памяти постоянного запоминающего устройства поясняется фиг.1, фиг.2, фиг.3, фиг.4, фиг.5 и табл.2, табл.3, табл.4.

На фиг.1 изображен способ записи информации в поле памяти постоянного запоминающего устройства, состоящего из адресных шин, К блоков запоминающих элементов и элементов связи (табл.2).

На фиг.2 представлен способ записи информации в поле памяти, состоящем из одной адресной шины, двух блоков запоминающих элементов, один из которых состоит из трех запоминающих элементов, а второй блок - из пяти запоминающих элементов, и двух элементов связи.

На фиг.3 показан способ записи информации посредством размещения элементов связи в поле памяти, состоящем из одной адресной шины, двух блоков запоминающих элементов, один из которых состоит из пятнадцати запоминающих элементов, а второй блок - из семнадцати запоминающих элементов, и двух элементов связи.

На фиг.4 проиллюстрирован способ записи информации посредством размещения элементов связи в поле памяти, включающем в себя шестнадцать адресных шин, два блока запоминающих элементов, в одном из которых число запоминающих элементов равно трем, а в другом блоке - пяти запоминающим элементам (табл.3). Запись каждой кодовой комбинации произведена с помощью двух элементов связи в порядке их возрастания 0001…1111.

На фиг.5 представлен способ записи информации посредством размещения элементов связи в поле памяти, также включающем в себя шестнадцать адресных шин, два блока запоминающих элементов, но запись кодовых комбинаций осуществлена в произвольном порядке (табл.4).

Способ записи информации с помощью элементов связи 1 представлен на фиг.1. Поле памяти включает в себя элементы связи 1, адресные шины 2, 3, 4, 5, каждая из которых предназначена для записи определенной кодовой комбинации разрядности N при диапазоне представления кодовых комбинаций D≥2N-1, и К блоков 6, 7 и 8 запоминающих элементов 9. Число блоков 6, 7 и 8 запоминающих элементов 9 зависит от диапазона представления кодовых комбинаций. В блоках 6, 7 и 8 запоминающих элементов 9 содержится соответственно Р1, Р2, …, Рк запоминающих элементов 9 при условии, что Р1·Р2·…·Рк≤D. Число элементов связи 1 при записи кодовой комбинации равно числу К блоков 6, 7 и 8 запоминающих элементов 9. Место размещения элемента связи 1 для соединения одной из адресных шин 2, 3, 4 и 5 с одним из запоминающих элементов 9 каждого блока 6,7 и 8 определяется остатком от деления числового значения кодовой комбинации на число запоминающих элементов 9 Рi i-го блока запоминающих элементов 9. При этом номер запоминающего элемента 9 в одном из блоков 6, 7 и 8 соответствует этому остатку от деления и месту размещения элемента связи 1. Запоминающие элементы 9 в каждом блоке 6, 7 и 8 соответственно нумеруются 0,1, …, P1-1; 0, 1, …, Р2-1; 0, 1, …, Pк-1. В табл.2 представлены номера адресных шин 2, 3, 4 и 5 и полученные предложенным способом записи кодовые комбинации. В круглых скобках указаны номера запоминающих элементов 9 каждого блока 6, 7 и 8, с которым осуществлена связь с одной из адресных шин 2, 3, 4 или 5 с помощью элементов связи 1.

Способ записи информации предложенным способом иллюстрирован фиг.2 и табл.3 при N=4. На фиг.2 изображены одна из адресных шин 2, 3, 4 или 5 и два блока запоминающих элементов (К=2). Один из блоков состоит из трех запоминающих элементов 9 (P1=3), а другой - из пяти запоминающих элементов 9 (Р2=5). Пусть кодовая комбинация имеет вид 10112 (N=4). Тогда диапазон представления кодовых комбинаций D≥P1·P2=15, и заданная кодовая комбинация вписывается в диапазон D.

Определение мест размещения элементов связи, соединяющих одну из адресных шин 2, 3, 4 или 5 с запоминающими элементами 9 двух блоков запоминающих элементов: 10112 mod 0112=102 и 10112 mod 1012=012. Таким образом, места размещения элементов связи 1 определяются записью (102, 012), т.е. с одной из адресных шин 2, 3, 4 или 5 будут соединены запоминающие элементы 9 под номером 102 первого блока и под номером 012 второго блока.

При N=8 способ записи информации предложенным способом иллюстрирован фиг.3. На фиг.3 изображены одна из адресных шин 2, 3, 4 или 5 и два блока запоминающих элементов (К=2). Один из блоков состоит из пятнадцати запоминающих элементов 9 (P1=15), а другой - из семнадцати запоминающих элементов 9 (Р2=17). Пусть кодовая комбинация имеет вид 101110112(N=8). Тогда диапазон представления кодовых комбинаций D≥Р1·Р2=255, и заданная кодовая комбинация вписывается в диапазон D.

Определение мест размещения элементов связи, соединяющих одну из адресных шин 2, 3, 4 или 5 с запоминающими элементами 9 двух блоков запоминающих элементов: 101110112 mod 011112=1112 и 101110112 mod 100012=0002.

Таким образом, места размещения элементов связи 1 определяются записью (1112, 0002), т.е. с одной из адресных шин 2, 3, 4 или 5 будут соединены запоминающие элементы 9 под номером 1112 первого блока и под номером 0002 второго блока.

На фиг.4 представлен способ записи информации посредством размещения элементов связи 1, соединяющих адресные шины 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15 и 16 с запоминающими элементами 17 двух блоков 18 и 19 запоминающих элементов. Запоминающие элементы 17 в первом блоке 18 пронумерованы 0, 1, 2 (P1=3), а во втором блоке - 0, 1, 2, 3,4 (Р2=5). Запись кодовых комбинаций произведена в порядке возрастания их значений сверху вниз 0001…1111 (табл.3).

На фиг.5 представлен способ записи информации посредством размещения элементов связи 1, соединяющих адресные шины 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15 и 16 с запоминающими элементами 17 двух блоков 18 и 19 запоминающих элементов. Запоминающие элементы 17 в первом блоке 18 пронумерованы 0, 1, 2 (P1=3), а во втором блоке - 0, 1, 2, 3, 4 (Р2=5). Запись кодовых комбинаций произведена в произвольном порядке (табл.4).

Источники информации

1. Цилькер Б.Я., Орлов С.А. Организация ЭВМ и систем. - СПб.: Питер, 2004.

2. Щукин Л.Б. Способ хранения информации в долговременных запоминающих устройствах. Авт. свид. №186766. Бюл. №19, 1966.

3. Потемкин И.С. Функциональные узлы цифровой автоматики. - М.: Энергоатомиздат, 1988.

4. Авт. свид. №365734. Бюл. №6, 1973.

5. Авт. свид. №376808. Бюл. №17, 1973.

6. Перспективы развития вычислительной техники. В 11 кн.: Справ. пособие. / Под ред. Ю.М.Смирнова. Кн.7: Полупроводниковые запоминающие устройства. / А.Б.Акинфиев, В.И.Миронцев, Г.Д.Софийский, В.В.Цыркин. - М.: Высш. шк., 1989.

7. Полупроводниковые БИС запоминающих устройств: Справочник. / В.В.Баранов, Н.В.Бекин, А.Ю.Гордонов и др.; под ред. А.Ю.Гордонова и Ю.Н.Дьякова. - М.: Радио и связь, 1986.

8. Петросян О.А., Козырь И.Я., Коледов Л.А., Щетинин Ю.И. Схемотехника постоянных запоминающих устройств. - М.: Радио и связь, 1987.

9. Миловзоров В.П. Элементы информационных систем. - М.: Высш. шк., 1989.

Таблица 1
Сравнительные данные о кодовых комбинациях, записанных с помощью элементов связи традиционным способом, способом, близким к предложенному, и предложенным способом
Исходная кодовая комбинация при традиционном способе записи Число элементов связи Кодовая комбинация при способе записи, близком к предложенному Число элементов связи Кодовая композиция при предложенном способе записи Число элементов связи
11111010 6 100000101 3 (10,12) 2
00110111 5 111001000 4 (10,4) 2
11101111 7 100010000 2 (14,1) 2
11101001 5 100010110 4 (8,12) 2

Таблица 2
Номера адресных шин и размещение элементов связи предложенным способом
Номер адресной шины Размещение элементов связи, подключающих адресные шины к запоминающим элементам каждого блока запоминающих элементов
2 (0, 1, …, Рк-1)
3 1-1, 0, …, 1)
4 (1, 1, …, 1)
5 1-1, 0, …, 0)

Таблица 3
Номера адресных шин и размещение элементов связи предложенным способом при записи кодовых комбинаций в порядке возрастания 0001…1111 при к=2, Р1=3, Р2=5, D=15
Номер адресной шины Исходная двоичная кодовая комбинация Кодовая комбинация после записи
2 0001 (1,1)
3 0010 (2,2)
4 0011 (0,3)
5 0100 (1,4)
6 0101 (2,0)
7 0110 (0,1)
8 0111 (1,2)
9 1000 (2,3)
10 1001 (0,4)
11 1010 (1,0)
12 1011 (2,1)
13 1100 (0,2)
14 1101 (1,3)
15 1110 (2,4)
16 1111 (0,0)

Таблица 4
Номера адресных шин и размещение элементов связи предложенным способом при записи кодовых комбинаций в произвольном порядке при к=2, Р1=3, Р2=5, D=15
Номер адресной шины Исходная двоичная кодовая комбинация Кодовая комбинация после записи
2 0011 (0,3)
3 1111 (0,0)
4 1011 (2,1)
5 0111 (1,2)
6 1000 (2,3)
7 1110 (2,4)
8 0111 (1,2)
9 0100 (1,4)
10 0101 (2,0)
11 1101 (1,3)
12 1001 (0,4)
13 0100 (1,4)
14 1001 (0,4)
15 0110 (0,1)
16 0001 (1,1)

Способ записи информации посредством размещения элементов связи в поле памяти постоянного запоминающего устройства, состоящего из адресных шин, каждая из которых соответствует определенной кодовой комбинации разрядности N при диапазоне представления кодовых комбинаций D≥2N-1, и запоминающих элементов, отличающийся тем, что запоминающие элементы организуются в блоки, число которых равно К, зависящее от диапазона представления кодовых комбинаций, причем в блоках скомпоновано соответственно P1, Р2,…,Рк запоминающих элементов при P1·P2·…·Pк≤D, место размещения элементов связи при записи кодовой комбинации для соединения адресной шины с одним из запоминающих элементов блока определяется остатком от деления числового значения кодовой комбинации на число запоминающих элементов Рi i-го блока, при этом номер запоминающего элемента в блоке соответствует этому остатку от деления и месту размещения элемента связи, а запоминающие элементы в каждом блоке запоминающих элементов номеруются соответственно 0, 1, … P1-1; 0, 1, …, Р2-1; 0, 1, … Рк-1.



 

Похожие патенты:

Изобретение относится к электрически адресуемой энергонезависимой постоянной памяти. .

Изобретение относится к программируемым элементам памяти, к способам и устройству для их считывания, записи и программирования. .

Изобретение относится к программируемому материалу памяти и к ячейке памяти, содержащей указанный материал памяти, в частности к тонкопленочной ячейке памяти. .

Изобретение относится к электрически адресуемой энергонезависимой постоянной памяти. .

Изобретение относится к вычислительной технике и может использоваться при медицинском страховании, учете рабочего времени в скользящем графике, телефонии и т. .

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в отказоустойчивых системах. .

Изобретение относится к области вычислительной техники и может быть использовано в запоминающих устройствах /ЗУ/ для хранения информации, представленной в дискретной и аналоговой формах /совместно или раздельно/.

Изобретение относится к автоматике и вычислительной технике. .

Изобретение относится к электронной технике и может быть использовано при конструировании интегральных схем высокой степени интеграции. .

Изобретение относится к вычислительной технике и может быть использовано для построения надежных цифровых усройств. .

Изобретение относится к вычислительной технике. Технический результат заключается в повышении производительности одноразрядных ячеек энергонезависимой памяти за счет разделения разрядных шин. Одноразрядная ячейка энергонезависимой памяти (NVM) содержит первый элемент NVM для одноразовой записи, непосредственно соединенный с разрядной шиной записи; первый транзистор доступа для записи, соединяющий первый элемент NVM для одноразовой записи с заземлением, причем затвор первого транзистора доступа для записи соединен с числовой шиной записи; и первый транзистор доступа для чтения, непосредственно соединенный с первым элементом NVM для одноразовой записи и непосредственно соединенный с разрядной шиной чтения, причем затвор первого транзистора доступа для чтения соединен с числовой шиной чтения. 4 н. и 14 з.п. ф-лы, 9 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении высокоскоростного программирования одноразрядной ячейки. Способ формирования необратимого состояния в одноразрядной ячейке, в котором применяют программирующее напряжение к первому магнитному туннельному переходу (МТП, MTJ) одноразрядной ячейки без применения программирующего напряжения ко второму МТП одноразрядной ячейки для формирования необратимого состояния в одноразрядной ячейке; и определяют необратимое состояние путем сравнения первого значения, считанного с первого МТП и принятого на первом входе дифференциального усилителя, со вторым значением, считанным со второго МТП и принятым на втором входе дифференциального усилителя, причем первое значение соответствует первому напряжению первой разрядной шины, соединенной с первым МТП, а второе значение соответствует второму напряжению второй разрядной шины, соединенной со вторым МТП. 7 н. и 27 з.п. ф-лы, 7 ил.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для вычисления логических функций в самосинхронных программируемых логических интегральных схемах. Технический результат изобретения заключается в обеспечении возможности индицирования завершения переходного процесса для использования устройства в самосинхронных схемах с парафазными переменными и нулевым спейсером. Устройство содержит блок вычисления логической функции, блок вычисления двойственной логической функции, элемент ИЛИ-НЕ, 2n входов инверсной настройки, n входов инверсий переменных, инверсный информационный выход, выход индикации, причем в блоки вычисления логической функции и двойственной логической функции введены группа 2n транзисторов инверсной проводимости, дополнительный инвертор, вход подключения шины «Ноль вольт». 2 ил, 2 табл.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении точности передачи данных. Устройство содержит: два дублирующих передающих транзистора первой группы, первая группа транзисторов отключения настройки, вторая группа транзисторов отключения настройки, вторая группа входов настройки, второй выходной инвертор, второй выход устройства, причем второй выход устройства подключен в выходу второго выходного инвертора, вход которого подключен к стокам двух дублирующих передающих транзисторов первой группы, исток первого из них подключен к истоку второго передающего транзистора первой группы передающих транзисторов, исток второго из них подключен к истоку первого передающего транзистора первой группы передающих транзисторов, затвор первого дублирующего передающего транзистора первой группы подключен к затвору первого передающего транзистора первой группы передающих транзисторов, затвор второго дублирующего передающего транзистора первой группы подключен к затвору второго передающего транзистора первой группы передающих транзисторов, истоки транзисторов первой группы транзисторов отключения настройки подключены ко входам соответствующих из шестнадцати входов настройки. 2 ил., 3 табл.
Наверх