Релейный регулятор

Изобретение относится к технике автоматического управления, в частности к технике формирования управляющих сигналов. Технический результат заключается в повышении надежности. Релейный регулятор содержит в каждом из (2m+1) каналов аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), с первого по третий цифровые компараторы, генератор импульсов, счетчик импульсов, триггер, мультиплексор, первый и второй мажоритарные элементы, одновибратор, инвертор, с первого по четвертый элементы ИЛИ, с первого по четвертый элементы И, первый и второй элементы исключающее ИЛИ, первый второй регистры заданного числа А_o и А_н. Заданные параметры длительности τ_д и паузы τ_п управляющего сигнала как функции входного сигнала записаны в запоминающем устройстве и благодаря непрерывному сравнению фактических величин с заданными релейный регулятор не вносит запаздывания в систему управления, а благодаря определенным связям достигается исправное функционирование релейного регулятора при отказах в m каналах регулятора и заданное функционирование, соответствующее формированию управляющего сигнала согласно изменению среднего по величине из всех входных сигналов. При наличии импульсных помех во входном сигнале релейный регулятор обеспечивает помехозащищенность, не формирует управляющий сигнал в зоне нечувствительности и не прерывает его в зоне непрерывного управления. 2 ил.

 

Предлагаемое изобретение относится к технике автоматического управления, в частности к технике формирования управляющих сигналов, и может быть использовано, например, в резервированных системах управления космическими летательными аппаратами.

Известен релейный регулятор [1], содержащий аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала. Этот регулятор не вносит запаздывания в систему управления и не уменьшает область устойчивости.

Недостаток этого регулятора состоит в том, что он не обладает достаточной надежностью. Так, при одном отказе какого-либо элемента релейный регулятор не обеспечивает выполнение своих функций, а система управления теряет свою работоспособность.

Наиболее близким техническим решением к релейному регулятору является устройство [2], содержащее (2m+1) (m=1, 2, …) канал, а в каждом канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, элемент исключающее ИЛИ, первый и второй мажоритарные элементы, элемент ИЛИ, триггер и мультиплексор, выходы которого подключены соответственно к шинам положительного и отрицательного управляющего сигнала.

Недостаток этого релейного регулятора состоит в том, что при некоторых единичных отказах в одном из каналов он может формировать ложный выходной сигнал, определяемый характеристиками отказавшего канала, а при поступлении на вход каждого канала различных по величине сигналов известный регулятор при отсутствии отказов не обеспечивает функционирование, соответствующее формированию управляющего сигнала согласно изменению среднего по величине из всех входных сигналов. Кроме того, при наличии в системе управления зоны нечувствительности и зоны непрерывного управления известный регулятор может формировать импульсы управления в зоне нечувствительности или прерывать управляющий сигнал в зоне непрерывного управления, если полезный входной сигнал каждого канала содержит импульсные помехи.

Задача изобретения - повышение надежности и помехозащищенности релейного регулятора.

Эта задача достигается тем, что в релейный регулятор, содержащий (2m+1) (m=1, 2, …) канал, а в каждом канале аналого-цифровой преобразователь (АЦП), запоминающее устройство (ЗУ), первый цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер, первый элемент исключающее ИЛИ, первый и второй мажоритарные элементы, первый элемент ИЛИ, выход которого соединен с R-входом счетчика импульсов, вход АЦП соединен с входом релейного регулятора, а выходы регистра данных АЦП соединены с соответствующими входами регистра адреса ЗУ, выходы регистра данных которого соединены с соответствующими входами регистра первого сравниваемого числа D₁ первого цифрового компаратора, входы регистра второго сравниваемого числа D₂ которого соединены с соответствующими выходами счетчика импульсов, первый вход первого элемента исключающее ИЛИ соединен с выходом первого мажоритарного элемента, отличающимся тем, что в каждый канал дополнительно введены второй, третий и четвертый элементы ИЛИ, второй элемент исключающее ИЛИ, одновибратор, инвертор, второй и третий цифровые компараторы, первый и второй регистры заданного числа А₀ и А_Н соответственно, первый, второй, третий и четвертый элементы И при этом первые входы первого и второго элементов И соединены с выходом триггера, выход первого элемента И соединен с первым входом первого мажоритарного элемента, вторым входом первого элемента исключающее ИЛИ и соответствующими входами первого мажоритарного элемента других каналов, выход второго элемента И соединен с первым входом второго мажоритарного элемента, вторым входом второго элемента исключающее ИЛИ и соответствующими входами второго мажоритарного элемента других каналов, выходы первого и второго элементов исключающее ИЛИ соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого подключен к первым входам третьего и четвертого элементов И и к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом D₂>D₁ цифрового компаратора, выход второго элемента ИЛИ соединен с входом одновибратора и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом одновибратора, вход С триггера подключен к выходу первого элемента ИЛИ, второй вход первого элемента И соединен с выходом инвертора, вход которого соединен с выходом знакового разряда регистра данных АЦП и вторым входом второго элемента И, выход первого мажоритарного элемента соединен с шиной положительного управляющего сигнала и первым входом четвертого элемента ИЛИ, выход второго мажоритарного элемента соединен с шиной отрицательного управляющего сигнала, с первым входом второго элемента исключающее ИЛИ и вторым входом четвертого элемента ИЛИ, выход которого соединен с входом старшего разряда регистра адреса ЗУ, вторые входы третьего и четвертого элементов И соединены соответственно с выходом А<А₀ второго цифрового компаратора и выходом А>А_Н третьего цифрового компаратора, входы регистра первого сравниваемого числа А которых соединены с соответствующими выходами регистра данных АЦП, а входы регистра второго сравниваемого числа второго и третьего цифровых компараторов подключены к соответствующим выходам первого и второго регистров заданного числа А₀ и А_Н соответственно, выходы третьего и четвертого элементов И соединены с входами R и S триггера.

На фиг.1: 1 - вход релейного регулятора, 2 - аналого-цифровой преобразователь (АЦП), 3 - запоминающее устройство (ЗУ), 4 - первый цифровой компаратор, 5 - триггер, 6 - счетчик импульсов, 7 - генератор импульсов, 8 - инвертор, 9 - шина положительного управляющего сигнала, 10 - шина отрицательного управляющего сигнала, 11 - первый мажоритарный элемент, 12 - первый элемент ИЛИ, 13 - первый элемент исключающее ИЛИ, 14 - второй мажоритарный элемент, 15 - одновибратор, 16 - второй элемент ИЛИ, 17 - третий элемент ИЛИ, 18 - второй элемент исключающее ИЛИ, 19 - четвертый элемент ИЛИ, 20 - первый элемент И, 21 - второй элемент И, 22 - третий элемент И, 23 - четвертый элемент И, 24 - второй цифровой компаратор, 25 - третий цифровой компаратор, 26 - первый регистр заданного числа A₀, 27 - второй регистр заданного числа А_Н, 28 - первый канал, 29 - второй канал, 30 - (2m+1)-й (m=1, 2, …) канал.

На фиг.2 приведена таблица содержания массива данных запоминающего устройства 3 в зависимости от величины входного сигнала.

В каждом канале вход 1 релейного регулятора соединен с входом АЦП 2, выходы регистра данных которого соединены с соответствующими входами регистра адреса ЗУ 3 и входами регистра первого сравниваемого числа А второго 24 и третьего 25 цифровых компараторов. Выходы регистра данных ЗУ 3 соединены с соответствующими входами регистра первого сравниваемого числа D₁ цифрового компаратора 4, входы регистра второго сравниваемого числа D₂ которого соединены с соответствующими выходами счетчика импульсов 6, выход D₂>D₁ первого цифрового компаратора 4 соединен со вторым входом второго элемента ИЛИ 16, первый вход которого соединен с выходом третьего элемента ИЛИ 17 и первыми входами третьего 22 и четвертого 23 элементов И. Выход второго элемента ИЛИ 16 соединен с входом одновибратора 15 и первым входом первого элемента ИЛИ 12, второй вход которого подключен к выходу одновибратора 15. Выход первого элемента ИЛИ 12 соединен со счетным входом триггера 5 и с R-входом счетчика импульсов 6, вход которого соединен с выходом генератора импульсов 7. Первые входы первого 20 и второго 21 элементов И соединены с выходом триггера 5, выход первого элемента И 20 соединен с первым входом первого мажоритарного элемента 11, вторым входом первого элемента исключающее ИЛИ 13 и соответствующими входами первого мажоритарного элемента 11 других каналов, выход второго элемента И 21 соединен с первым входом второго мажоритарного элемента 14, вторым входом второго элемента исключающее ИЛИ 18 и соответствующими входами второго мажоритарного элемента 14 других каналов. Выход первого мажоритарного элемента 11 соединен с шиной положительного управляющего сигнала 9, первым входом первого элемента исключающее ИЛИ 13 и первым входом четвертого элемента ИЛИ 19, выход второго мажоритарного элемента 14 соединен с шиной отрицательного управляющего сигнала 10, с первым входом второго элемента исключающее ИЛИ 18 и вторым входом четвертого элемента ИЛИ 19. Выходы первого 13 и второго 18 элементов исключающее ИЛИ соединены соответственно с первым и вторым входами третьего элемента ИЛИ 17, второй вход первого элемента И 20 соединен с выходом инвертора 8, вход которого соединен с выходом старшего разряда регистра данных АЦП 2 и вторым входом второго элемента И 21. Выход четвертого элемента ИЛИ 19 соединен с входом старшего разряда регистра адреса ЗУ 3. Вторые входы третьего 22 и четвертого 23 элементов И соединены соответственно с выходом А<А₀ второго цифрового компаратора 24 и выходом А>А_Н третьего цифрового компаратора 25, входы регистра второго сравниваемого числа этих цифровых компараторов подключены к соответствующим выходам первого 26 и второго 27 регистров заданного числа А₀ и А_Н соответственно, выходы третьего 22 и четвертого 23 элементов И соединены с входами R и S триггера 5 соответственно.

Релейный регулятор работает следующим образом. Для простоты будем рассматривать трехканальный релейный регулятор (m=1). Пусть на входы 1 каждого канала релейного регулятора подаются соответственно входные сигналы U₁, U₂, U₃. Эти сигналы поступают на вход АЦП 2 соответственно первого 28, второго 29 и третьего 30 каналов и преобразуются в n-разрядный код, который фиксируется в регистре данных АЦП 2 соответствующего канала. В этих регистрах n-й разряд определяет знак входного сигнала, а разряды с 1 по (n-1) - значение (модуль) A_i (i=1, 2, 3) соответствующего входного сигнала U_i. Если Δt - время преобразования АЦП, то в течение этого времени состояние регистра данных АЦП 2 остается неизменным. Код числа A_i поступает на регистр адреса ЗУ 3, на вход n-го разряда которого подается выходной сигнал четвертого элемента ИЛИ 19. Состояние четвертого элемента ИЛИ 19 определяет на данный момент времени t_k=kΔt (k=1, 2, …) формирование длительности τ_Д или паузы τ_П выходного управляющего сигнала. На первые входы третьего 22 и четвертого 23 элементов И подается сигнал G_i с выхода третьего элемента ИЛИ 17. Этот сигнал характеризует соответствие или несоответствие выходных сигналов F_i ⁺ первого элемента И 20 и F_i ^- второго элемента И 21 выходным сигналам F₊ первого мажоритарного элемента 11 и выходным сигналам F_- второго мажоритарного элемента 14.

Будем предполагать, если входной сигнал U₁>0, то знаковый разряд регистра данных АЦП 2 находится в нулевом состоянии и его выходной сигнал S_i=0. Если входной сигнал U₁<0, то знаковый разряд регистра данных АЦП 2 находится в единичном состоянии и его выходной сигнал S_i=1. Если F_i - выходной сигнал триггера 5, то выходные сигналы F_i ⁺ первого элемента И 20 и F_i ^- второго элемента И 21 будут определяться равенствами

F_i ⁺=0, если F_i=0 или F_i=1 и S_i=1,

F_i ⁺=1, если F_i=1 и S_i=0,

F_i ^-=0, если F_i=0 или F_i=1 и S_i=0,

F_i ^-=1, если F_i=1 и S_i=1,

Эти равенства непосредственно следуют из анализа схемы фиг.1. При S_i=0 открыт первый элемент И 20 (выходной сигнал первого инвертора 8 равен единице), при S_i=1 открыт второй элемент И 21.

Связь между выходным сигналом F₊ первого мажоритарного элемента 11 и выходными сигналами F_i ⁺ первого элемента И 20 и между выходным сигналом F-второго мажоритарного элемента 14 и выходными сигналами F_i ^- второго элемента И 21 всех каналов определяется соотношением (1)

где функция М означает мажоритарный выбор значения большинства (m+1) функций F_i из возможного числа значений (2m+1).

Если F₊=1 или F_-=1, то выходной сигнал F_M четвертого элемента ИЛИ 19 равен единице, что соответствует формированию длительности τ_Д. Если F₊=0 и F_-=0, то выходной сигнал F_M четвертого элемента ИЛИ 19 равен нулю, что соответствует формированию паузы τ_П.

Если выходной сигнал первого мажоритарного элемента 11 F₊=1, то выходной сигнал F₊ формируется на шине 9 положительного управляющего сигнала. Если выходной сигнал второго мажоритарного элемента 14 F_-=1, то выходной сигнал F_- формируется на шине 10 отрицательного управляющего сигнала.

Выходной сигнал C_i первого цифрового компаратора 4 формируется следующим образом. Если значение числа D₁, записанного в регистр первого сравниваемого числа цифрового компаратора 4, меньше значения D₂, записанного в регистр второго сравниваемого числа, то сигнал C_i=1, или

В запоминающем устройстве 3 каждого канала хранится массив Мτ_Д заданных значений длительности τ_Д и массив Мτ_П заданных значений паузы τ_П. Определим содержание этого массива в зависимости от комбинации сигналов F_M и нахождения входного сигнала U₁ в одной из зон: нечувствительности, импульсного управления и непрерывного управления. Введем обозначения: N - зона нечувствительности, определяется входным сигналом U₁=А₀, в этой зоне формирование управляющего сигнала на включение исполнительного двигателя запрещено, U - зона импульсного управления, где формируются заданные длительность τ_Д и пауза τ_П управляющего сигнала, эта зона определяется входным сигналом А₀<U₁<А_Н, L - зона непрерывного управления, где прерывание управляющего сигнала запрещено, эта зона определяется входным сигналом U₁>А_Н. Содержание массива D₁ ЗУ 3 определим таблицей 1 (фиг.2).

В этой таблице массив Мτ₀ содержит в каждой ячейке длительность импульса τ₀, соответствующую длительности управляющего сигнала на границе зоны нечувствительности, массив Мτ_m содержит в каждой ячейке длительность импульса или паузы τ_m, превышающую максимально допустимую в зоне управления.

Пусть на вход 1 каждого канала поступают близкие по значению входные сигналы соответственно U₁, U₂, U₃, причем, U₁>U₂>U₃. Задача релейного регулятора состоит в том, чтобы сформировать выходные управляющие сигналы F₊ и F_- таким образом, чтобы эти сигналы формировались синхронно в каждом канале, а значения длительности τ_Д и паузы τ_П выходного управляющего сигнала определялись средним из трех входных сигналов, в рассматриваемом случае сигналом U₂. Будем предполагать, что с увеличением сигнала U_i происходит увеличение длительности τ_Д и уменьшение паузы τ_П управляющего сигнала.

Пусть в некоторый момент времени происходит формирование длительности τ_Д управляющего сигнала. В этом случае F₊=1, F_M=1, F_i=1, выходные сигналы цифрового компаратора 4, первого 13 и второго 18 элемента исключающее ИЛИ равны нулю. Выходной сигнал первого элемента ИЛИ 12 также равен нулю и на вход счетчика импульсов 6 каждого канала поступают импульсы с генератора 7. В соответствии со сделанным предположением формируемые длительность τ_Д1 и пауза τ_П1 в первом канале 28, формируемые длительность τ_Д2 и пауза τ_П2 во втором канале 29 и формируемые длительность τ_Д3 и пауза τ_П3 в третьем канале 30 связаны соотношением τ_Д1>τ_Д2>τ_Д3, τ_П1<τ_П2<τ_П3. Условия (3) первыми будут выполнены при формировании длительности τ_Д3, т.е. в третьем канале 30. В этом случае выходной сигнал C_i=1 цифрового компаратора 4, проходя через второй элемент ИЛИ 16, одновибратор 15 и первый элемент ИЛИ 12, переводит триггер 5 третьего канала 30 в нулевое состояние и производит обнуление счетчика импульсов 6. Выходной сигнал триггера 5 третьего канала 30 F₃=0, а так как согласно (1) F₊=1, то выходной сигнал первого элемента исключающее ИЛИ 13 этого канала будет равен единице.

На R-вход счетчика импульсов 6 через третий 17, второй 16 и первый 12 элементы ИЛИ будет подан высокий уровень, что приводит к удержанию счетчика импульсов 6 в нулевом состоянии до тех пор, пока сигнал F₊ не станет равным нулю. Это произойдет в тот момент, когда выполнятся условия (3) при формировании длительности τ_Д2, т.е. во втором канале 29. С этого момента времени F₂=0 и согласно (1) F₊=0. В этот же момент времени выходной сигнал первого мажоритарного элемента 11 первого канала 28 F₊=0, выходной сигнал триггера 5 этого канала F₁=1 и выходной сигнал первого элемента И 20 F_i ⁺=1. В результате на выходе первого элемента исключающее ИЛИ 13 формируется высокий уровень, который через третий 17, второй 16 и первый 12 элементы ИЛИ подается на вход триггера 5, устанавливая его в нулевое состояние. Таким образом, в момент формирования сигналов F₊=0 триггеры 5 переходят нулевое состояние во всех каналах и сигналы F_M=0. В это же время заканчивается формирование длительности импульса τ_Д и начинается формирование паузы τ_П, т.е. длительность τ_Д управляющего сигнала F₊ равна длительности τ_Д2, определяемой сигналом U₂.

С момента появления сигнала F_M=0 начинается формирование паузы τ_П управляющего сигнала F₊ и с этого момента выходной сигнал первого элемента ИЛИ 12 всех каналов имеет низкий уровень, вследствие чего счетчики импульсов 6 этих каналов начинают воспринимать импульсы генератора 7, формируя тем самым паузу τ_П управляющего сигнала F₊. Условия (3) первыми выполняются для сигнала U₁. В этот момент вырабатывается сигнал C₁=1 и триггер 5 первого канала 28 переходит в единичное состояние (F₁=1) согласно описанному выше алгоритму. Так как F₁=1, F₊=0, то выходной сигнал первого элемента исключающее ИЛИ 13 этого канала будет равен единице. На R-вход счетчика импульсов 6 будет подан высокий уровень, что приводит к удержанию счетчика импульсов 6 в нулевом состоянии до тех пор, пока сигнал F₊ не станет равным единице. Условия (3) вторыми выполняются для сигнала U₂. В этот момент вырабатывается сигнал C₂=1 и триггер 5 второго канала 29 переходит в единичное состояние (F₂=1). Так как сигналы F₁=1, F₂=1, то согласно (1) F₊=1, и релейный регулятор переходит в режим формирования длительности τ_Д управляющего сигнала F₊. В момент формирования сигнала F_M=1 на выходе первого элемента исключающее ИЛИ 13 третьего канала 30 формируется высокий уровень, который через третий 17, второй 16 и первый 12 элементы ИЛИ подается на вход триггера 5, устанавливая его в единичное состояние. Таким образом, сформированная пауза τ_П управляющего сигнала F₊ определяется сигналом U₂ и равна τ_П2. Итак, в рассматриваемом случае формирование длительности τ_Д и паузы τ_П управляющего сигнала F₊ осуществляется сигналом U₂ и производится одновременно во всех каналах.

Аналогично производится формирование длительности τ_Д и паузы τ_П управляющего сигнала при отрицательных сигналах U_i<0. В этом случае n-й знаковый разряд АЦП 2 переходит в единичное состояние и блокирует формирование сигнала

F₊. Выходной сигнал F_- второго мажоритарного элемента 14 формируется теперь на шине 10 отрицательного управляющего сигнала аналогично описанному выше формированию положительного управляющего сигнала.

Отметим, что в момент начала формирования длительности τ_Д или паузы τ_П управляющего сигнала триггеры 5 всех каналов устанавливаются в требуемое состояние.

Рассмотрим возможные случаи отказа в каком - либо канале релейного регулятора. При этом релейный регулятор считается исправно работающим, если, по крайней мере, (m+1) канал формируют управляющий сигнал синхронно и в соответствии с изменяющимся входным сигналом U_i. В резервированных системах управление релейными исполнительными органами осуществляется обычно путем формирования обобщенного мажорированного сигнала по правилу (1). В этом случае исправно работающие (m+1) канала обеспечивают детерминированное управление. Пусть, например, в первом канале 28 отказал триггер 5 и его выходной сигнал F₁=1 вне зависимости от его входного сигнала С₁. В этом случае при формировании длительности τ_Д (пусть в этот момент времени F₂=1, F₃=1) сначала формируется сигнал С₃=1, переводя триггер 5 третьего канала 30 в нулевое состояние (F₃=0), а затем формируется сигнал С₂=1, переводя триггер 5 второго канала 29 в нулевое состояние (F₂=0). С этого момента времени выходной сигнал второго мажоритарного элемента 14 всех каналов F_-=0, и начинается формирование паузы τ_П управляющего сигнала. В зависимости от соотношения близких по значению сигналов U₂ и U₃ формируется либо сигнал С₂=1, либо сигнал С₃=1, переводя либо триггер 5 второго канала 29, либо триггер 5 третьего канала 30 в единичное состояние. С этого момента времени выходной сигнал второго мажоритарного элемента 14 всех каналов F_-=1 и начинается формирование длительности τ_Д управляющего сигнала. Таким образом, формирование длительности τ_Д и паузы τ_П управляющего сигнала осуществляется входным сигналом исправно работающего канала.

При других вариантах отказа в любом канале, например, при отказе первого мажоритарного элемента 11 первого канала 28 (постоянно формируется управляющий сигнал F₊=1), по крайней мере, два канала из рассматриваемых трех формируют управляющий сигнал, в соответствии с входным сигналом исправно работающих каналов. Таким образом, при любом отказе в одном канале релейного регулятора в случае m=1 работоспособность релейного регулятора не нарушается. При других значениях m работоспособность релейного регулятора не нарушается при отказах в m каналах из (2m+1).

Рассмотрим отказ такого типа, когда в одном из отказавших каналов формирование управляющего сигнала F₊ и F_- происходит по закону, существенно отличающемуся от заданного (например, вследствие значительного увеличения частоты генератора 7 одного из каналов). В этом случае формируемые длительности τ_Д и паузы τ_П управляющего сигнала отказавшего канала будут существенно меньше заданных. В предлагаемом регуляторе формирование длительности τ_Д или паузы τ_П начинается всегда с момента установки триггеров 5 всех каналов в заданное состояние. А это означает, что формирование длительности τ_Д и паузы τ_П производится по срабатыванию двух каналов из трех, т.е. по срабатыванию исправно работающего канала.

В известном [2] регуляторе формирование длительности τ_Д или паузы τ_П начинается с момента установки триггеров 5 двух каналов из трех в заданное состояние, а это означает, что в случае рассматриваемого варианта отказа формирование длительности τ_Д и паузы τ_П производится по сигналам неисправного канала.

Отметим, что известный регулятор [2] при наиболее часто встречающихся отказах типа "обрыв" или "замыкание" обеспечивает заданное функционирование регулятора.

Таким образом, предлагаемый регулятор обеспечивает исправное функционирование при всех возможных видах отказа в любом из каналов.

Рассмотрим теперь работу релейного регулятора в случае поступления на его входы существенно разных по уровню сигналов U_i. Пусть U₁>U₂>0, U₃<0. В этом случае средним является сигнал U₂. В рассматриваемом случае будут формироваться сигналы F₁ ⁺=1, F₂ ⁺=1, F₃ ^-=1, а это означает, что сигнал F_- всегда равен нулю, а сигнал F₊ формируется сигналами F₁ ⁺ и F₂ ⁺, при этом длительность τ_Д выходного управляющего сигнала F₊ определяется меньшим по уровню сигналом, т.е. сигналом U₂.

Таким образом, рассматриваемый релейный регулятор формирует управляющий сигнал, закон изменения которого определяется "средним" из множества входных сигналов U_i, что повышает функциональную надежность релейного регулятора.

В известном регуляторе, если, например, сигналы U₁ и U₃ близки по значению, то выходной управляющий сигнал будет определяться одним из этих сигналов, каждый из которых не является "средним" из множества входных сигналов U_i.

Рассмотрим теперь работу релейного регулятора в системе управления с зоной нечувствительности и зоной непрерывного управления. В этом случае при нахождении входного сигнала в зоне нечувствительности релейный регулятор не должен формировать управляющий сигнал на включение исполнительного двигателя. В соответствии с таблицей 1 при нахождении входного сигнала в зоне нечувствительности в режиме формирования паузы содержимое выходного сигнала ЗУ 3 D₁ соответствует максимальному значению τ_m (все разряды выходного регистра ЗУ 3 находятся в единичном состоянии). В этом случае даже при полном заполнении счетчика импульсов 6 не может быть достигнуто соотношение (3), а следовательно, не может быть сформирован сигнал C_i=1, значит, триггер 5 не может переключиться в единичное состояние. Иначе говоря, формирование управляющего сигнала на включение исполнительного двигателя в зоне нечувствительности невозможно.

Предположим теперь, что полезный входной сигнал содержит импульсные помехи, которые по уровню превышают зону нечувствительности (А>А₀). В этом случае при превышении входным сигналом из-за помехи уровня зоны нечувствительности, например, в первом канале 28 возможно формирование сигнала C₁=1 и переключение триггера 5 в единичное состояние. Если при этом в других каналах нет такого превышения, то выходной сигнал третьего элемента ИЛИ 17 G₁=1 и согласно таблице 1 после пропадания помехи выходной сигнал второго цифрового компаратора 24 А<А₀ поступает на вход третьего элемента И 22 и далее на вход R триггера 5 и устанавливает его в нулевое состояние. Таким образом, если импульсы помехи в разных каналах не синхронны (что обычно имеет место), то формирование управляющего сигнала на включение исполнительного двигателя в зоне нечувствительности невозможно.

Если полезный входной сигнал U_i. находится в зоне непрерывного управления А>А_Н, а импульсный сигнал помехи переводит сигнал U_i. в зону импульсного управления, то, например, в первом канале 28 возможно формирование сигнала C₁=1 и переключение триггера 5 в нулевое состояние. Если при этом в других каналах нет такого изменения входного сигнала, то выходной сигнал третьего элемента ИЛИ 17 G₁=1 и согласно таблице 1 после пропадания помехи выходной сигнал третьего цифрового компаратора 25 А>А_Н поступает на вход четвертого элемента И 23 и далее на вход S триггера 5 и устанавливает его в единичное состояние. Таким образом, если импульсы помехи в разных каналах не синхронны (что обычно имеет место), то прерывание управляющего сигнала в зоне непрерывного управления невозможно.

В известном релейном регуляторе, если входной сигнал содержит импульсные помехи, возможно переключение триггера, формирующего управляющий сигнал, в единичное состояние. После исчезновения помехи этот триггер остается в единичном состоянии неограниченно долго. Если по истечении некоторого времени появляется помеха в другом канале, то переключение триггера в единичное состояние в этом канале приведет к формированию управляющего сигнала на включение исполнительного двигателя. Это происходит потому, что после исчезновения помехи нет принудительной установки триггера в нулевое состояние. Таким образом, известный регулятор может формировать управляющий сигнал на включение исполнительного двигателя при нахождении полезного входного сигнала в зоне нечувствительности. Предлагаемый релейный регулятор в этих условиях не формирует управляющий сигнал на включение исполнительного двигателя, что повышает помехозащищенность. Аналогично ведет себя известный релейный регулятор и зоне непрерывного управления. Если из-за помехи в одном канале происходит переключение триггера в нулевое состояние, то в этом состоянии этот триггер может находиться неограниченно долго после исчезновения помехи. Это обстоятельство приводит к прерыванию управляющего сигнала в случае появления помехи в другом канале.

Оценим надежность известного [2] и предлагаемого решения. Пусть надежность одного канала равна р, причем надежность генератора импульсов 7, входящего в состав канала, равна р₁, а надежность остальной части схемы этого канала равна p₂, при этом р=р₁р₂. Надежность Р_п предлагаемого решения можно оценить в виде

где - число сочетаний из (2m+1) по 2, - число сочетаний из (2m+1) по m.

Надежность Р_и известного решения при учете возможной неисправности генератора импульсов можно оценить в виде

Пусть m=1, p₁=0,99, р₂=0,9. В этом случае из (4) и (5) соответственно имеем Р_п=0,967, Р_и=0,943. Таким образом, надежность предлагаемого регулятора Р_п выше надежности известного регулятора Р_и.

Предлагаемая совокупность признаков в рассмотренных авторами решениях не встречалась и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень".

В качестве АЦП, ЗУ, цифрового компаратора могут быть использованы микросхемы типа 1113ПВ1, 556РТ5, 564ИП2, 564КП1. Реализация счетчика, триггера, элементов И, ИЛИ, исключающее ИЛИ хорошо известна (например, 564ИЕ14, 564ТМ2, 564ГГ1).

Литература.

1. Патент РФ №2141124, G05B 11/26, 1999 г.

2. Патент РФ №2342690, G05B 11/26, 2008 г.

Релейный регулятор, содержащий (2m+1) (m=1, 2,…) канал, а в каждом канале аналого-цифровой преобразователь, запоминающее устройство, первый цифровой компаратор, генератор импульсов, соединенный своим выходом с входом счетчика импульсов, триггер, первый элемент исключающее ИЛИ, первый и второй мажоритарные элементы, первый элемент ИЛИ, выход которого соединен с R-входом счетчика импульсов, вход аналого-цифрового преобразователя соединен с входом релейного регулятора, а выходы регистра данных аналого-цифрового преобразователя соединены с соответствующими входами регистра адреса запоминающего устройства, выходы регистра данных которого соединены с соответствующими входами регистра первого сравниваемого числа D₁ первого цифрового компаратора, входы регистра второго сравниваемого числа D₂ которого соединены с соответствующими выходами счетчика импульсов, первый вход первого элемента исключающее ИЛИ соединен с выходом первого мажоритарного элемента, отличающийся тем, что в каждый канал дополнительно введены второй, третий и четвертый элементы ИЛИ, второй элемент исключающее ИЛИ, одновибратор, инвертор, второй и третий цифровые компараторы, первый и второй регистры заданного числа A₀ и A_H соответственно, первый, второй, третий и четвертый элементы И, при этом первые входы первого и второго элементов И соединены с выходом триггера, выход первого элемента И соединен с первым входом первого мажоритарного элемента, вторым входом первого элемента исключающее ИЛИ и соответствующими входами первого мажоритарного элемента других каналов, выход второго элемента И соединен с первым входом второго мажоритарного элемента, вторым входом второго элемента исключающее ИЛИ и соответствующими входами второго мажоритарного элемента других каналов, выходы первого и второго элементов исключающее ИЛИ соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого подключен к первым входам третьего и четвертого элементов И и к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом D₂>D₁ первого цифрового компаратора, выход второго элемента ИЛИ соединен с входом одновибратора и первым входом первого элемента ИЛИ, второй вход которого соединен с выходом одновибратора, вход С триггера подключен к выходу первого элемента ИЛИ, второй вход первого элемента И соединен с выходом инвертора, вход которого соединен с выходом знакового разряда регистра данных аналого-цифрового преобразователя и вторым входом второго элемента И, выход первого мажоритарного элемента соединен с шиной положительного управляющего сигнала и первым входом четвертого элемента ИЛИ, выход второго мажоритарного элемента соединен с шиной отрицательного управляющего сигнала, с первым входом второго элемента исключающее ИЛИ и вторым входом четвертого элемента ИЛИ, выход которого соединен с входом старшего разряда регистра адреса запоминающего устройства, вторые входы третьего и четвертого элементов И соединены соответственно с выходом А<А₀ второго цифрового компаратора и выходом А>А_Н третьего цифрового компаратора, входы регистра первого сравниваемого числа А которых соединены с соответствующими выходами регистра данных аналого-цифрового преобразователя, а входы регистра второго сравниваемого числа второго и третьего цифровых компараторов подключены к соответствующим выходам первого и второго регистров заданного числа A₀ и A_H соответственно, выходы третьего и четвертого элементов И соединены с входами R и S триггера.