Устройство для обработки навигационных сигналов глонасс, gps и галилео

Устройство для обработки навигационных сигналов ГЛОНАСС, GPS и ГАЛИЛЕО может быть использовано в приемниках навигационных сигналов ГЛОНАСС, GPS и ГАЛИЛЕО. В схему устройства введены генератор поднесущей, дополнительные перемножители и интеграторы, два сумматора, а также вычислитель, соединенные определенным образом. Достигаемый технический результат заключается в обеспечении возможности приема новых навигационных сигналов, обладающих кроме дальномерных кодов поднесущей модуляцией, за счет удаления этой модуляции из принимаемого сигнала. 1 з.п. ф-лы, 1 ил.

 

Изобретение относится к радиоэлектронике и может быть использовано в приемниках навигационных сигналов GPS, ГЛОНАСС или ГАЛИЛЕО.

Известно устройство поиска навигационных сигналов, содержащее перемножители входного сигнала с синусной и косинусной компонентами управляемого по частоте опорного генератора, выходы которых соединены с многоканальным коррелятором по каждой квадратуре соответственно, выходы корреляторов соединены с когерентными накопителями, выходы когерентных накопителей по двум квадратурам каждого отдельного коррелятора соединены с блоком вычисления огибающей, выходы которых соединены с решающим устройством с установленным порогом сравнения [1].

Известно также устройство поиска навигационных сигналов, выбранное в качестве прототипа, содержащее по каждой квадратуре перемножитель входного сигнала с опорным сигналом управляемого по частоте генератора, выход которого соединен с предварительным сумматором, интервал накопления которого определяется тактовой частотой кода, многоканальный коррелятор дальномерного псевдошумового кода, выходы которого по каждой орте соединены с соответствующими входами первого и второго оперативного запоминающего устройства (ОЗУ), сумматор с обратной связью, второй вход и выход которого соединены с третьим ОЗУ, дополнительно введены преобразователь накопленной суммы по каждой квадратуре, первый вход которого подключен к выходу предварительного сумматора, второй вход является установочным, а выход соединен со входом многоканального коррелятора, выходы которого, соответствующие каждому отдельному коррелятору по каждой квадратуре, соединены с соответствующими входами первого и второго ОЗУ и параллельно соединены со входом последовательно соединенных первых и вторых элементов задержки, выходы которых соединены с соответствующими входами первого и второго ОЗУ по каждой квадратуре, первый и второй выходы которых по каждой орте соединены соответственно с первым, вторым, третьим и четвертым входами первого квадратурного фильтра, второй и третий выходы первого и второго ОЗУ соответственно по каждой квадратуре соединены соответственно с первым, вторым, третьим и четвертым входами второго квадратурного фильтра, выходы которых соответственно соединены с первым и вторым входом определителя максимума, выход которого соединен с входом сумматора с обратной связью, выход третьего ОЗУ соединен со стек-памятью на "K" позиций, выход которой соединен со входом решающего устройства, выход которого является выходом устройства поиска навигационных сигналов [2].

В новых сигналах навигационных систем GPS, ГАЛИЛЕО и ГЛОНАСС кроме вторичного кода планируется использование модуляции поднесущей последовательностью, в частности ВОС (1,1). ВОС - Binary Offset Carrier - меандровая (двухуровневая) модуляция. ВОС (1,1) означает, что каждый символ дальномерного кода, следующего с тактовой частотой 1,023 МГц, модулируется одним периодом прямоугольного колебания типа меандр. Наличие этого поднесущего колебания делает невозможным для описанных выше приемников слежение за навигационным сигналом.

Технической задачей данного изобретения является создание устройства, обеспечивающего прием и слежение за навигационным сигналом, в условиях модуляции сигнала поднесущей последовательностью.

Поставленная задача достигается устранением поднесущего колебания.

Для этого в устройство для обработки навигационных сигналов ГЛОНАСС, GPS и ГАЛИЛЕО, содержащее первый и второй перемножители входного сигнала соответственно с сигналами синфазной и квадратурной несущих генератора опорного сигнала, управляемого по частоте, многоканальный коррелятор, включающий первый, второй, третий и четвертый перемножители сигналов с сигналом опережающей реплики кода генератора дальномерного кода, пятый и шестой перемножители сигналов с сигналом отстающей реплики кода генератора дальномерного кода, соединенные соответственно с входами первого, второго, третьего, четвертого, пятого и шестого интеграторов со сбросом, выходы которого являются соответственно первым, вторым, третьим, четвертым, пятым и шестым выходами многоканального коррелятора, а также вычислитель, согласно изобретению введены первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой блоки вычисления квадрата сигнала, первый и второй многовходовые сумматоры, выходы которых подсоединены к входам вычислителя, в многоканальный коррелятор введены первый и второй перемножители сигналов с сигналом синфазной поднесущей введенного генератора поднесущей, третий и четвертый перемножители сигналов с сигналом квадратурной поднесущей введенного генератора поднесущей, седьмой и восьмой перемножители сигналов с сигналом отстающей реплики кода генератора дальномерных кодов, седьмой и восьмой интеграторы со сбросом, выходы первого и второго перемножителей сигналов с сигналом синфазной несущей генератора поднесущей соединены соответственно с входами первого и третьего перемножителей с сигналом опережающей реплики кода генератора дальномерного кода, выходы третьего и четвертого перемножителей сигналов с сигналом квадратурной поднесущей введенного генератора поднесущей соединены соответственно с входами второго и четвертого перемножителей сигналов с сигналом опережающей реплики кода генератора дальномерного кода, вторые входы первого и второго перемножителей сигналов с сигналом синфазной поднесущей генератора поднесущей являются первым и вторым входами мноканального коррелятора и соединены соответственно с вторыми входами третьего и четвертого перемножителей сигналов с сигналом квадратурной поднесущей генератора поднесущей, вторые входы пятого и шестого перемножителей сигналов с сигналом отстающей реплики кода генератора дальномерного кода соединены соответственно с входами первого и третьего перемножителей сигналов кода генератора дальномерного кода, вторые входы седьмого и восьмого перемножителей сигналов с сигналом отстающей реплики кода генератора дальномерного кода, первый и второй входы многоканального коррелятора подсоединены соответственно к выходам первого и второго перемножителей сигналов с сигналами синфазной и квадратурной несущими опорного генератора, управляемого по частоте, выходы первого, второго, третьего и четвертого интеграторов со сбросом являются соответственно первым, вторым, третьим и четвертым выходами многоканального коррелятора и подсоединены соответственно через первый, второй, третий и четвертый блоки вычисления квадрата сигнала к входам первого многовходового сумматора, выходы пятого, седьмого и восьмого интеграторов со сбросом являются соответственно пятым, седьмым, шестым и восьмым выходами многоканального коррелятора и подсоединены соответственно через пятый, седьмой, шестой и восьмой блоки вычисления квадрата сигнала к входам второго многовходового сумматора, выход вычислителя является выходом устройства и подсоединен к управляющим входам генератора поднесущей и генератора дальномерного кода.

Поставленная задача достигается также тем, что вычислитель содержит блок вычитания, блок суммирования и блок деления, выход которого является выходом вычислителя, при этом первые входы блока вычитания и блока суммирования объединены и являются первым входом вычислителя, вторые входы блока вычитания и блока суммирования объединены и являются вторым входом вычислителя, а их выходы соединены соответственно с входами блока деления.

На чертеже приведена структурная электрическая схема устройства для обработки навигационных сигналов ГЛОНАСС, GPS и ГАЛИЛЕО.

Устройство для обработки навигационных сигналов ГЛОНАСС, GPS и ГАЛИЛЕО содержит перемножители сигналов 1-1, 1-2, 2-1, 2-2, 2-3, 2-4, 3-1, 3-2, 3-3, 3-4, 3-5, 3-6, 3-7, 3-8, интеграторы со сбросом 4-1, 4-2, 4-3, 4-4, 4-5, 4-6, 4-7, 4-8, блоки вычисления квадрата сигнала 5-1, 5-2, 5-3, 5-4, 5-5, 5-6, 5-7, 5-8, два многовходовых сумматора 6-1, 6-2, блок вычитания 7, блок сложения 8, блок деления 9, генератор дальномерного кода 10, генератор поднесущей 11, при этом перемножители сигналов 2-1, 2-2, 2-3, 2-4, 3-1, 3-2, 3-3, 3-4, 3-5, 3-6, 3-7, 3-8, интеграторы со сбросом 4-1, 4-2, 4-3, 4-4, 4-5, 4-6, 4-7, 4-8, генератор дальномерного кода 10 и генератор поднесущей 11 образуют многоканальный коррелятор 12, а также генератор опорного сигнала 13, управляемый по частоте, и вычислитель 14, в который входят блок вычитания 7, блок сложения 8 и блок деления 9.

Первый и второй перемножители 1-1, 1-2 входного сигнала соединены соответственно с выходами сигналов синфазной и квадратурной несущими генератора опорного сигнала 13. В многоканальном корреляторе первый и второй перемножители 2-1, 2-2 сигнала соединены соответственно с выходами сигналов синфазной поднесущей генератора поднесущей 11, третий и четвертый перемножители 2-3, 2-4 сигнала соединены с выходом сигнала квадратурной поднесущей генератора поднесущей 11, первый, второй, третий и четвертый перемножители 3-1, 3-2, 3-3, 3-4 сигналов соединены с выходом сигнала опережающей реплики кода генератора дальномерного кода 10, пятый, шестой, седьмой и восьмой перемножители 3-5, 3-6, 3-7, 3-8 сигналов соединены с выходом сигнала отстающей реплики кода генератора дальномерного кода 10. Первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой интеграторы 4-1, 4-2, 4-3, 4-4, 4-5, 4-6, 4-7, 4-8 со сбросом, выходы которых являются соответственно первым, вторым, третьим, четвертым, пятым, шестым, седьмым и восьмым выходами многоканального коррелятора 12, соответственно через первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой блоки вычисления 5-1, 5-2, 5-3, 5-4, 5-5, 5-6, 5-7, 5-8 квадрата сигнала соединены с первым и вторым многовходовым сумматорам 6-1, 6-2, выходы которых подсоединены к входам вычислителя 14, выходы первого и второго перемножителей 2-1, 2-2 соединены соответственно с входами первого и третьего перемножителей 3-1, 3-3, выходы третьего и четвертого перемножителей 2-3, 2-4 соединены соответственно с входами второго и четвертого перемножителей 3-2, 3-4, вторые входы первого и второго перемножителей 2-1 и 2-2 являются первым и вторым входами мноканального коррелятора 12 и соединены соответственно с вторыми входами третьего и четвертого перемножителей 2-3 и 2-4, вторые входы пятого и шестого перемножителей 3-5, 3-6 соединены соответственно с выходами первого и второго перемножителей 2-1, 2-2, вторые входы седьмого и восьмого перемножителей 3-7 и 3-8 соединены соответственно с выходами третьего и четвертого 2-3 и 2-4 перемножителей, первый и второй входы многоканального коррелятора подсоединены соответственно к выходам первого и второго перемножителей 1-1, 1-2. Выходы сумматоров 6-1 и 6-2 подсоединены ко входам блока вычитания 7 и блока сложения 8, выходы блока вычитания 7 и блока сложения 8 подключены ко входам блока деления 9, выход блока деления 9 является выходом вычислителя 14 и устройства и подсоединен к управляющим входам генератора дальномерного кода 10 и генератора поднесущей 11.

Устройство поиска навигационных сигналов работает следующим образом.

Сигнал с выхода промежуточной частоты аналогового тракта приемника, оцифрованный в один, два или более разрядов с выбранной частотой дискретизации, поступает на вход устройства. Этот сигнал S_X1 умножается в перемножителе 1-1 на синфазную несущую X_I, поступающую с управляемого генератора опорного сигнала 13. После умножения сигнал S_X1 делится на два параллельных сигнала S_Y1 и S_Y2. Второй сигнал S_X2 умножается в перемножителе 1-2 на квадратурную несущую X_Q, поступающую с генератора опорного сигнала 13. После умножения сигнал S_X2 делится на два параллельных сигнала S_Y3 и S_Y4.

Сигнал S_Y1, полученный из сигнала S_X1, умножается в перемножителе 2-1 на синфазную поднесущую Y_I, поступающую с генератора поднесущей 11. После умножения сигнал S_Y1 делится на два параллельных сигнала S_Z1 и S_Z2. Сигнал S_Y2, полученный из сигнала S_X1, умножается в перемножителе 2-2 на квадратурную поднесущую Y_Q, поступающую с генератора поднесущей 11. После умножения сигнал S_X2 делится на два параллельных сигнала S_Z3 и S_Z4.

Сигнал S_Y3, полученный из сигнала S_X2, умножается в перемножителе 2-3 на синфазную поднесущую Y_I, поступающую с генератора поднесущей 11. После умножения сигнал S_Y3 делится на два параллельных сигнала S_Z5 и S_Z6. Сигнал S_Y4, полученный из сигнала S_X2, умножается в перемножителе 2-4 на квадратурную поднесущую Y_Q, поступающую с генератора поднесущей 11. После умножения сигнал S_X2 делится на два параллельных сигнала S_Z7 и S_Z8.

Сигнал S_Z1, полученный из сигнала S_Y1, умножается в перемножителе 3-1 на опережающую реплику кода Z₁, поступающую с генератора дальномерного кода 10. Сигнал S_Z2, полученный из сигнала S_Y1, умножается в перемножителе 3-2 на отстающую реплику кода Z₂, поступающую с генератора дальномерного кода 10.

Сигнал S_Z3, полученный из сигнала S_Y2, умножается в перемножителе 3-3 на опережающую реплику кода Z₁, поступающую с генератора кода 10. Сигнал S_Z4, полученный из сигнала S_Y2, умножается в перемножителе 3-4 на отстающую реплику кода Z₂, поступающую с генератора кода 10.

Сигнал S_Z5, полученный из сигнала S_Y3, умножается в перемножителе 3-5 на опережающую реплику кода Z₁, поступающую с генератора кода 10. Сигнал S_Z6, полученный из сигнала S_Y3, умножается в перемножителе 3-6 на отстающую реплику кода Z₂, поступающую с генератора кода 10

Сигнал S_Z7, полученный из сигнала S_Y4, умножается в перемножителе 3-7 на опережающую реплику кода Z₁, поступающую с генератора кода 10. Сигнал S_Z8, полученный из сигнала S_Y4, умножается в перемножителе 3-8 на отстающую реплику кода Z₂, поступающую с генератора кода 10.

Все сигналы от S_Z1 до S_Z8, перемноженные с соответствующими репликами кода, обрабатываются интеграторами 4-1, …, 4-8, которые создают корреляционные отсчеты. Результат интегрирования I_I1 сигнала S_Z1 создается корреляционными отсчетами синфазно с несущей, синфазно с поднесущей и синфазно с опережающим кодом. Результат интегрирования I_IR сигнала S_Z2 создается корреляционными отсчетами синфазно с несущей, синфазно с поднесущей и синфазно с отстающим кодом. Результат интегрирования I_Q1 сигнала S_Z3 создается корреляционными отсчетами синфазно с несущей, квадратурно с поднесущей и синфазно с опережающим кодом. Результат интегрирования I_Q2 сигнала S_Z4 создается корреляционными отсчетами синфазно с несущей, квадратурно с поднесущей и синфазно с отстающим кодом.

Результат интегрирования Q_I1 сигнала S_Z5 создается корреляционными отсчетами квадратурно с несущей, синфазно с поднесущей и синфазно с опережающим кодом.

Результат интегрирования Q_I2 сигнала S_Z6 создается корреляционными отсчетами квадратурно с несущей, синфазно с поднесущей и синфазно с отстающим кодом. Результат интегрирования Q_Q1 сигнала S_Z7 создается корреляционными отсчетами квадратурно с несущей, квадратурно с поднесущей и синфазно с опережающим кодом.

Результат интегрирования Q_Q2 сигнала S_Z8 создается корреляционными отсчетами квадратурно с несущей, квадратурно с поднесущей и синфазно с отстающим кодом.

Все сигналы, полученные с выходов интеграторов, поступают соответственно на блоки 5-1, …, 5-8, вычисляющие квадраты этих сигналов. После этого все опережающие сигналы складываются сумматором 6-1 по формуле A=I_I1 ²+I_Q1 ²+Q_I1 ²+Q_Q1 ² на одном канале, а все отстающие сигналы складываются сумматором 6-2 по формуле В=I_IR ²+I_Q2 ²+Q_I2 ²+Q_Q2 ². После этого сигналы с выходов сумматоров 6-1, 6-2 поступают в вычислитель 14, где сигнал В вычитается из сигнала A в блоке вычитания 7, а сигнал B складывается с сигналом A в блоке сложения 8. Сигналы с выходов блока вычитания и блока сложения 8 поступают в блок деления 9, где они обрабатываются по формуле С=(A-B)/(А+В), где А=_I1 ²+I_Q1 ²+Q_I1 ²+Q_Q1 ² и В=I_IR ²+I_Q2 ²+Q_I2 ²+Q_Q2 ². Полученный сигнал свободен от влияния поднесущей модуляции и может быть использован для слежения за принимаемым навигационным сигналом.

Источники информации

1. Глонасс: принципы построения и функционирования. Изд. 3-е под ред. А.И.Перова, В.Н.Харисова. Москва, Радиотехника, 2005 г. (стр.420).

2. Патент RU 2334357 (прототип).

1. Устройство для обработки навигационных сигналов ГЛОНАСС, GPS и ГАЛИЛЕО, содержащее первый и второй перемножители входного сигнала соответственно с сигналами синфазной и квадратурной несущими опорного генератора, управляемого по частоте, многоканальный коррелятор, включающий первый, второй, третий и четвертый перемножители сигналов с сигналом опережающей реплики кода генератора дальномерного кода, пятый и шестой перемножители сигналов с сигналом отстающей реплики кода генератора дальномерного кода, соединенные соответственно с входами первого, второго, третьего, четвертого, пятого и шестого интеграторов со сбросом, выходы которых являются соответственно первым, вторым, третьим, четвертым, пятым и шестым выходами многоканального коррелятора, а также вычислитель, отличающееся тем, что в него введены первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой блоки вычисления квадрата сигнала, первый и второй многовходовые сумматоры, выходы которых подсоединены к входам вычислителя, в многоканальный коррелятор введены первый и второй перемножители сигналов с сигналом синфазной поднесущей введенного генератора поднесущей, третий и четвертый перемножители сигналов с сигналом квадратурной поднесущей введенного генератора поднесущей, седьмой и восьмой перемножители сигналов с сигналом отстающей реплики кода генератора дальномерных кодов, седьмой и восьмой интеграторы со сбросом, выходы первого и второго перемножителей сигналов с сигналом синфазной несущей генератора поднесущей соединены соответственно с входами первого и третьего перемножителей с сигналом опережающей реплики кода генератора дальномерного кода, выходы третьего и четвертого перемножителей сигналов с сигналом квадратурной поднесущей введенного генератора поднесущей соединены соответственно с входами второго и четвертого перемножителей сигналов с сигналом опережающей реплики кода генератора дальномерного кода, вторые входы первого и второго перемножителей сигналов с сигналом синфазной поднесущей генератора поднесущей являются первым и вторым входами мноканального коррелятора и соединены соответственно с вторыми входами третьего и четвертого перемножителей сигналов с сигналом квадратурной поднесущей генератора поднесущей, вторые входы пятого и шестого перемножителей сигналов с сигналом отстающей реплики кода генератора дальномерного кода соединены соответственно с входами первого и третьего перемножителей сигналов кода генератора дальномерного кода, вторые входы седьмого и восьмого перемножителей сигналов с сигналом отстающей реплики кода генератора дальномерного кода соединены соответственно с выходами третьего и четвертого перемножителей, при этом сигналы, перемноженные с соответствующими репликами кода обрабатываются седьмым и восьмым интеграторами, первый и второй входы многоканального коррелятора подсоединены соответственно к выходам первого и второго перемножителей сигналов с сигналами синфазной и квадратурной несущими опорного генератора, управляемого по частоте, выходы первого, второго, третьего и четвертого интеграторов со сбросом являются соответственно первым, вторым, третьим и четвертым выходами многоканального коррелятора и подсоединены соответственно через первый, второй, третий и четвертый блоки вычисления квадрата сигнала к входам первого многовходового сумматора, выходы пятого, седьмого, шестого и восьмого интеграторов со сбросом являются соответственно пятым, седьмым, шестым и восьмым выходами многоканального коррелятора и подсоединены соответственно через пятый, седьмой, шестой и восьмой блоки вычисления квадрата сигнала к входам второго многовходового сумматора, выход вычислителя является выходом устройства и подсоединен к управляющим входам генератора поднесущей и генератора дальномерного кода.

2. Устройство по п.1, отличающееся тем, что вычислитель содержит блок вычитания, блок суммирования и блок деления, выход которого является выходом вычислителя, при этом первые входы блока вычитания и блока суммирования объединены и являются первым входом вычислителя, вторые входы блока вычитания и блока суммирования объединены и являются вторым входом вычислителя, а их выходы соединены соответственно с входами блока деления.