Устройство для определения оптимального периода контроля и управления техническим состоянием изделия
Владельцы патента RU 2479041:
Федеральное государственное бюджетное учреждение науки Санкт-Петербургский институт информатики и автоматизации Российской академии наук (СПИИРАН) (RU)
Изобретение относится к устройству для определения оптимальных сроков контроля и технического обслуживания изделий, а также расчетных значений времени безотказной работы изделия и времени, необходимого для проведения работ по техническому обслуживанию. Техническим результатом является повышение точности и расширение области применения устройства. Устройство содержит блок памяти, шесть вентилей, пять сумматоров, мультивибратор, два триггера, два накапливающих сумматора, схему ИЛИ, четыре блока нелинейностей, компаратор, четыре блока умножения, два вычитателя, четыре элемента задержки, четыре элемента памяти, два интегратора и делитель. 1 ил.
Изобретение относится к вычислительной технике, в частности к устройствам контроля. Оно может использоваться в опытно-конструкторских работах и практике эксплуатации для определении оптимальной периодичности технического обслуживания изделий и соответствующих значений эксплуатационных характеристик.
Существуют устройства [3, 4, 5, 6], позволяющие определять оптимальные периоды контроля и управления техническим состоянием изделий. Область их применения ограничена изделиями, постоянно функционирующими в рабочем режиме. Использование этих устройств применительно к изделиям с переменным режимом работы не обеспечивает необходимой точности определения значений искомых величин.
Наиболее близким по технической сущности к заявляемому изобретению является устройство [7], содержащее сумматоры, блок умножения, блок нелинейности, элементы памяти, интегратор, таймеры, блок деления, элементы задержки, триггеры, элемент ИЛИ, компараторы и ключи. Этому устройству свойственны те же недостатки, что и аналогам [3, 4, 5, 6].
Каждое изделие непрерывно расходует свой надежностный потенциал, причем скорость расходования зависит от режима использования изделия [1]. Изменение режима проявляется в изменении интенсивности отказов. Это необходимо учитывать при определении оптимальных сроков технического обслуживания изделий.
Целью заявляемого технического решения является повышение точности и расширение области применения устройства. Цель достигается путем реализации математической модели, отражающей различие значений интенсивности отказов соответственно изменению режима функционирования изделия.
Процесс применения значительного числа различных типов изделий имеет циклический характер. Каждый цикл может включать в себя работу изделия в номинальном режиме, в облегченном режиме, а также режим отдыха. Диаграмму процесса эксплуатации изделия представим в следующем виде:
Здесь τ - длительность цикла применения изделия (например, одни сутки); t1 - длительность применения изделия в номинальном режиме с коэффициентом нагрузки kн, равным единице. При этом интенсивность отказов изделия имеет значение λ1.
На интервале t2=τ-t1 различные изделия, в зависимости от технологии их применения и реальной нагрузки, могут находиться в одном из следующих режимов:
а) облегченный режим в связи с уменьшением нагрузки (например, средства энергосистем непрерывного использования);
б) отдых после применения (например, технические средства предприятий, работающих в одну или две смены; средства радио- и телевизионных студий; бортовая аппаратура транспортных средств и многое другое). В связи с этим на интервале времени t2 интенсивность отказов λ2 будет иметь разные значения λ2=λ1kн соответственно изменению коэффициента kн нагрузки. Отметим, что согласно [2] в случае облегченного режима работы изделия kн<1, а в режиме отдыха согласно [1] 0<kн<<1.
Для поддержания изделия в работоспособном состоянии периодически проводится его техническое обслуживание и затрачивается время τобс. При этом выполняется углубленный контроль состояния в течение времени τk1, проведение регламентных работ и восстановление работоспособности изделия в случае обнаружения отказа, на что расходуется время τВ, а по окончании этих работ проводится контрольная проверка работоспособности изделия в течение времени τk2. Отметим, что контроль технического состояния выполняется в условиях номинального режима работы изделия. Поэтому на интервалах времени τk1 и τk2 интенсивность отказов будет равной λ1. Для проведения ремонтно-восстановительных работ изделие переводится в режим отдыха, что соответствует интенсивности отказов λ2. В связи с этим общая продолжительность технического обслуживания выражается так:
или
где Р(Т), 
, Р(τВ) - вероятность безотказной работы изделия на соответствующем интервале времени.
Длительность периода обслуживания T включает в себя множество 
циклов применения длительностью τ каждый, то есть
где 
Продолжительность Тц цикла обслуживания изделия составляет
Вероятность безотказной работы изделия на интервале времени T выражается так:
Для многих изделий справедливо утверждение, что в них преобладают внезапные отказы и применим экспоненциальный закон распределения времени возникновения отказов. При этом имеет место следующее:
Время работоспособного состояния изделия Tф на интервале времени Т определяется по формуле
Важной характеристикой качества функционирования изделия является коэффициент готовности. Его значение выражается следующим соотношением:
Организация эксплуатации предусматривает определение таких сроков технического обслуживания, которые обеспечивают требуемое качество функционирования изделий, выраженное заданным значением 
коэффициента готовности. В связи с этим задача определения оптимального периода технического обслуживания изделия выражается в следующем виде:
Предложенная математическая модель может быть реализована аппаратурно с помощью устройства, схема которого показана на рис.1.
Устройство содержит: блок памяти 1, вентили 2, 4, 27, 38, 39, 40, сумматоры 3, 8, 9, 29, 31, мультивибратор 5, триггеры 6, 17, накапливающие сумматоры 7, 10, схему ИЛИ 11, блоки нелинейностей 12, 13, 18, 20, компаратор 14, блоки умножения 15, 16, 22, 24, вычитатели 19, 21, элементы задержки 23, 25, 33, 36, элементы памяти 26, 34, 35, 37, интеграторы 28, 30, делитель 32.
Перед началом работы устройства исходные данные λ1, t1, λ2, τk1, τВ, τk2, τ, 
вводятся в блок памяти 1 через его входы с 1 по 8 соответственно, являющиеся входами устройства. Процесс решения задачи (12) имеет итерационный характер. В первом цикле работы (i=1) устройства Т=τ, Т1=τ1, а в каждом последующем цикле происходит увеличение параметров Т, Т1, T2 согласно (2) и (3). Соответственно этому изменяются значения величин Р(Т), Tф(T), КГ(T), τобс(T).
Устройство работает следующим образом.
По сигналу «Пуск», поступающему с девятого входа устройства, первый триггер 6 устанавливается в единичное состояние, а второй триггер 17 - в нулевое состояние, закрывая выходные вентили 27, 38, 39, 40. Кроме того, сигнал «Пуск», пройдя через схему ИЛИ 11, поступает на вход мультивибратора 5. Единичный потенциал первого триггера 6 передается на девятый вход блока памяти 1, обеспечивая поступление на его выходы (считывание) исходных данных. По выходному (одиночному) сигналу мультивибратора 5 открываются первый 2 и второй 4 вентили. Это обеспечивает однократное поступление значения параметра t1 со второго выхода блока памяти 1 в первый накапливающий сумматор 7, а значение параметра τ - с пятого выхода блока памяти 1 во второй накапливающий сумматор 10. Одиночный сигнал мультивибратора 5 поступает также на управляющие входы первого 7 и второго 10 накапливающих сумматоров, обеспечивая реализацию ими процесса накопления и передачи результирующих данных в сопряженные с ними элементы схемы устройства.
Рассмотрим первый цикл вычисления критериальной функции КГ(Т).
Выходной сигнал первого накапливающего сумматора 7 передается на вторые входы третьего блока нелинейности 18, первого интегратора 28 и первого вычитателя 19. Выходной сигнал второго накапливающего сумматора 10 поступает на вход первого элемента задержки 23 и на первый вход первого вычитателя 19. В вычитателе 19 реализуется разность t2=τ-t1 и передается на вторые входы четвертого блока нелинейности 20 и второго интегратора 30. С первого выхода блока памяти 1 на первые входы второго 13 и третьего 18 блоков нелинейностей передается значение λ1 интенсивности отказов, а с третьего выхода блока памяти 1 на первый вход четвертого блока нелинейностей 20 и на второй вход первого блока нелинейности 12 поступает значение интенсивности отказов λ2. В третьем блоке нелинейности 18 формируется в соответствии с (6) сигнал P1(t1) и передается на первые входы четвертого блока умножения 24 и первого интегратора 28. В четвертом блоке нелинейности 20 в соответствии с (7) формируется сигнал P2(t2) и передается на первый вход второго интегратора 30 и на второй вход четвертого блока умножения 24. В первом интеграторе 28 вычисляется время работоспособного состояния изделия tф1(t1), а во втором интеграторе 30 - время работоспособного состояния tф2(t2). Выходные сигналы интеграторов 28 и 30 передаются соответственно на первый и второй входы четвертого сумматора 29. Суммарное значение tф(τ), полученное в соответствии с (10), с выхода четвертого сумматора 29 передается на вход четвертого элемента задержки 36, а также на вторые входы пятого сумматора 31 и блока деления 32.
Одновременно с изложенным происходит вычисление величины τобс. При этом с четвертого выхода блока памяти 1 на первый вход первого сумматора 3 передается значение величины τk1. С пятого выхода блока памяти 1 на первые входы первого блока нелинейности 12, второго 8 и третьего 9 сумматоров поступает значение величины τВ. С шестого выхода блока памяти 1 на вторые входы первого 3 и третьего 9 сумматоров передается значение величины τk2. Выходной сигнал (τk1+τk2) первого сумматора 3 действует на вторых входах второго сумматора 8 и второго блока нелинейности 13. В блоках нелинейностей 12 и 13 формируются значения величин Р(τВ) и Р(τk1+τk2) соответственно. Выходные сигналы этих блоков нелинейностей передаются на входы первого блока умножения 15. Результат перемножения Р(τВ)Р(τk1+τk2) из блока 15 поступает на второй вход второго блока умножения 16. В третьем сумматоре 9 реализуется сложение значений величин τВ и τk2. Полученный результат передается на первый вход второго блока умножения 16. Выходной сигнал блока 16 поступает на первый вход третьего блока умножения 22, на второй вход которого от четвертого блока умножения 24 приходит сигнал, соответствующий величине Р(τ). В третьем блоке умножения 22 реализуется произведение его входных величин (τВ+τk2)Р(τ)Р(τk1+τk2)Р(τВ) и передается на второй вход второго вычитателя 21. Выходной сигнал, соответствующий сумме (τk1+τВ+τk2), с выхода второго сумматора 8 поступает во второй вычитатель 21 через его первый вход. В вычитателе 21 формируется величина τобс, отображаемая соотношением (1), и передается на первый вход пятого сумматора 31 и во второй элемент задержки 25. Сигнал, соответствующий сумме (τф+τобс), из пятого сумматора 31 передается в блок деления 32. Результат деления, соответствующий вычисленному согласно (11) значению KГ коэффициента готовности, с выхода блока деления 32 поступает на вход третьего элемента задержки 33 и на второй вход компаратора 14, на первый вход которого с восьмого выхода блока памяти 1 поступает сигнал, соответствующий заданному значению 
коэффициента готовности.
Для многих типов изделий справедливо утверждение, что в первом цикле работы устройства (T=τ) вычисленное значение коэффициента готовности будет больше заданного. Поэтому в результате их сравнения в компараторе 14 на его первом выходе появится управляющий сигнал, который, пройдя через схему ИЛИ 11, поступит на вход мультивибратора 5. Одиночный выходной импульс мультивибратора 5 откроет первый 2 и второй 4 вентили. В результате этого значения выходных величин первого 7 и второго 10 накапливающих сумматоров увеличится на t1 и τ соответственно. Далее процесс вычисления коэффициента готовности KГ и сравнение его с 
повторится. Число циклов работы устройства будет увеличиваться пока будет сохраняться неравенство 
. В каждом очередном цикле содержание накапливающих сумматоров 7 и 10 будет увеличиваться на t1 и τ соответственно и сохраняться в этих сумматорах до начала очередного цикла вычислений. Это увеличение сопровождается изменением значений всех других расчетных величин.
Вычисленные значения периода обслуживания Т, коэффициента готовности КГ(Т), времени безотказной работы изделия Tф(T) и продолжительности технического обслуживания τобс(Т), задержанные элементами задержки 23, 33, 36, 25 на время одного цикла вычислений, передаются, соответственно, в третий 35, второй 34, четвертый 37 и первый 26 элементы памяти. После каждого очередного цикла работы устройства значения данных этих элементов памяти обновляются.
Как только в компараторе 14 окажется, что 
, управляющий сигнал появится на его втором выходе и поступит на вторые входы первого 6 и второго 17 триггеров. При этом первый триггер 6 переключится в нулевое состояние и его выходной потенциал, поступив на девятый вход блока памяти 1, закроет все выходы этого блока. Второй триггер 17 переключится в единичное состояние, его выходной потенциал откроет вентили 27, 38, 39, 40, а также поступит на управляющие входы элементов памяти 26, 34, 35, 37. Вычисленное согласно (2) значение T∗ периода обслуживания, соответствующее условию (12) с выхода третьего элемента памяти 35 через открытый шестой вентиль 40 поступит на четвертый выход устройства. Значение коэффициента готовности КГ(Т∗) с выхода второго элемента памяти 34 через открытый пятый вентиль 39 поступит на третий выход устройства. Вычисленное согласно (10) время работоспособного состояния Tф(T∗) изделия с выхода четвертого элемента памяти 37 через четвертый вентиль 38 поступит на второй выход устройства. Выходной сигнал первого элемента памяти, соответствующий вычисленному согласно (1) значению величины τобс(T∗) через третий вентиль 27 поступит на первый выход устройства.
На этом работа устройства заканчивается.
Положительный эффект, который может быть получен от использования предлагаемого технического решения, состоит в получении расчетных значений периода и продолжительности технического обслуживания, времени безотказной работы и коэффициента готовности изделия, вычисленных с учетом переменного режима использования изделия и соответствующих изменений интенсивности его отказов. Вычисленные значения выходных величин позволяют обоснованно планировать применение и техническую эксплуатацию изделия.
Схемы функциональных элементов устройства представлены в [8]. Кроме того, схемы и порядок работы накапливающих сумматоров показаны в патентах РФ №2233481 и №2233482, 2004 г., G07С 3/08.
При составлении описания и формулировании изобретения использованы следующие источники информации.
1. Седякин Н.М. Об одном физическом принципе теории надежности. - Известия АН СССР, ОТН, Техническая кибернетика, 1996, №3.
2. Половко A.M. Основы теории надежности. - М.: Наука, 1964.
3. Воробьев Г.Н., Гришин В.Д., Доможиров В.Т., Тимофеев А.Н. AC SU №1767510. МПК G07C 5/08, 1992.
4. Гришин В.Д., Павлов А.Н., Михайлов Е.П. Патент RU №2343544, МПК G07C 3/08, 2009.
5. Гришин В.Д., Кудряшов А.Н., Тимошенко Д.В. Патент RU №2347272, МПК G07C 3/08, 2009.
6. Гришин В.Д., Мышинский Д.А., Таганов И.Ю. Патент RU №2361217, МПК G07C 3/08, 2009.
7. Гришин В.Д., Шульгин А.Е., Петров А.А. Патент RU №2361276, МПК G07C 3/08, 2009.
8. Тетельбаум И.М., Шрейдер Ю.Р. 400 схем для АВМ. - М.: Энергия, 1978.
Устройство для определения оптимального периода контроля и управления техническим состоянием изделия, содержащее первый вентиль, первый сумматор, выход которого соединен со вторым входом второго сумматора, первый триггер, схему ИЛИ, первый вход которой подключен к девятому входу устройства, первый блок нелинейности, выход которого связан с первым входом первого блока умножения, первый интегратор, третий сумматор, первый вычитатель, первый вход которого через первый элемент задержки соединен с информационным входом третьего элемента памяти, выход которого подключен к информационному входу шестого вентиля, выход которого является четвертым выходом устройства, третьим выходом которого является выход пятого вентиля, информационный вход которого соединен с выходом второго элемента памяти, информационный вход которого через третий элемент задержки подключен ко второму входу компаратора и к выходу блока деления, второй вход которого соединен с выходом четвертого сумматора и с входом четвертого элемента задержки, выход которого подключен к информационному входу четвертого элемента памяти, выход которого соединен с информационным входом четвертого вентиля, выход которого является вторым выходом устройства, первым выходом которого является выход третьего вентиля, информационный вход которого соединен с выходом первого элемента памяти, информационный вход которого подключен к выходу второго элемента задержки, а управляющий вход вместе с управляющими входами второго, третьего и четвертого элементов памяти, третьего, четвертого, пятого и шестого вентилей соединен с выходом второго триггера, второй вход которого подключен ко второму выходу компаратора, отличающееся тем, что в него введены блок памяти, входы которого с первого по восьмой являются соответствующими входами устройства, девятый вход которого соединен с первыми входами первого триггера и второго триггера, второй вход которого связан со вторым входом первого триггера, выход которого подключен к девятому входу блока памяти, восьмой выход которого соединен с первым входом компаратора, первый выход которого подключен ко второму входу схемы ИЛИ, выход которой соединен с входом мультивибратора, выход которого связан с управляющими входами первого и второго вентилей, первого накапливающего сумматора и второго накапливающего сумматора, выход которого соединен с первым входом первого вычитателя, а информационный вход подключен к выходу второго вентиля, информационный вход которого соединен с седьмым выходом блока памяти, шестой выход которого связан со вторыми входами третьего сумматора и первого сумматора, первый вход которого соединен с четвертым выходом блока памяти, а выход подключен ко второму входу второго блока нелинейности, выход которого соединен со вторым входом первого блока умножения, выход которого подключен ко второму входу второго блока умножения, первый вход которого соединен с выходом третьего сумматора, а выход - с первым входом третьего блока умножения, второй вход которого связан с выходом четвертого блока умножения, а выход подключен ко второму входу второго вычитателя, первый вход которого соединен с выходом второго сумматора, а выход связан с входом второго элемента задержки и с первым входом пятого сумматора, выход которого подключен к первому входу блока деления, а второй вход соединен с выходом четвертого сумматора, первый вход которого связан с выходом первого интегратора, а второй вход - с выходом второго интегратора, второй вход которого соединен с выходом первого вычитателя и со вторым входом четвертого блока нелинейности, а первый вход подключен ко второму входу четвертого блока умножения и к выходу четвертого блока нелинейности, первый вход которого соединен с третьим выходом блока памяти и со вторым входом первого блока нелинейности, первый вход которого связан с первыми входами второго и третьего сумматоров и с пятым выходом блока памяти, второй выход которого подключен к информационному входу первого вентиля, выход которого соединен с информационным входом первого накапливающего сумматора, выход которого подключен ко вторым входам первого вычитателя, первого интегратора и третьего блока нелинейности, выход которого соединен с первыми входами четвертого блока умножения и первого интегратора, а первый вход вместе с первым входом второго блока нелинейности подключен к первому выходу блока памяти.
