Формирователь кода хэмминга

Авторы патента:

Фомченко Виктор Николаевич (RU)

Мартынов Александр Петрович (RU)

Гончаров Сергей Николаевич (RU)

Новиков Андрей Владимирович (RU)

Шишкин Геннадий Иванович (RU)

H03M13/19 - исправление одиночной ошибки без использования особых свойств циклических кодов, например коды Хемминга, расширенные или обобщенные коды Хемминга

Владельцы патента RU 2526769:

Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" (RU)
Федеральное государственное унитарное предприятие "Российский Федеральный ядерный центр - Всероссийский научно-исследовательский институт экспериментальной физики" - ФГУП "РФЯЦ-ВНИИЭФ" (RU)

Изобретение относится к кодирующим устройствам помехоустойчивого кода, обеспечивающим восстановление передаваемой по каналу связи информации после ее искажений под действием помех. Техническим результатом является упрощение схемной реализации кодирующего устройства и формирование на выходе устройства кода Хэмминга, позволяющего получить проверочное число, равное номеру искаженного элемента. Устройство содержит n-разрядный последовательно-параллельный сдвигающий регистр, первый элемент ИЛИ, первый и второй триггеры, элемент «исключающее ИЛИ», первый элемент И, формирователь проверочных элементов кода, включающий счетчик, второй элемент ИЛИ, триггеры и логические элементы И. 1 ил.

Изобретение относится к кодирующим устройствам помехоустойчивого кода, обеспечивающего восстановление передаваемой по каналу связи информации после ее искажений под действием помех.

Известно кодирующее устройство кода Хэмминга (см. Основы передачи дискретных сообщений: Учебник для вузов / Ю.П.Куликов, В.М.Пушкин, Г.И.Скворцов и др.: Под ред. В.М.Пушкина. - М.: Радио и связь, 1992. С.99, рис.3.7), содержащее последовательно-параллельный сдвигающий регистр с числом разрядов 7 и формирователь проверочных элементов на основе трех 3-входовых сумматоров по модулю 2, 4 информационных входов устройства соединены с соответствующими входами сумматоров и со входами параллельной записи старших разрядов регистра, 3 выхода сумматоров соединены с соответствующими входами параллельной записи младших разрядов регистра, выход регистра соединен с выходом устройства, а входы общего сброса, синхронизации и управления параллельно-последовательным режимом - с соответствующими входами устройства.

Недостатками устройства являются:

1) отсутствует возможность получения в приемном устройстве проверочного числа, равного номеру искаженного элемента, что усложняет исправление ошибок;

2) сложность схемы формирования проверочных элементов, связанная с необходимостью использования большого количества многовходовых сумматоров по модулю 2, при этом сами сумматоры обладают сложной схемной реализацией.

Вышеуказанное устройство является наиболее близким по технической сущности к заявляемому устройству, поэтому выбрано в качестве прототипа.

Решаемой технической задачей является создание формирователя кода Хэмминга с расширенными функциональными возможностями.

Достигаемым техническим результатом является упрощение схемной реализации кодирующего устройства и формирование на выходе устройства кода Хэмминга, позволяющего получить проверочное число, равное номеру искаженного элемента.

Для достижения технического результата в формирователе кода Хэмминга, содержащем n-разрядный последовательно-параллельный сдвигающий регистр, вход сброса и тактовый вход которого соединены с соответствующими входами устройства, а входы параллельной записи соединены с соответствующими информационными входами устройства и выходами формирователя проверочных элементов кода, отличающийся тем, что дополнительно введены первый элемент ИЛИ, первый и второй триггеры, элемент «исключающее ИЛИ», выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с управляющим входом устройства, а выход - со входом управления параллельно-последовательной записи сдвигающего регистра, первый элемент И, выход которого является выходом устройства, при этом формирователь проверочных элементов кода включает в себя счетчик, второй элемент ИЛИ, триггеры и логические элементы И, первые входы каждого из которых объединены и соединены с выходом регистра, а вторые выходы соединены с соответствующими выходами счетчика, счетный вход которого соединен с тактовым входом регистра и первым входом первого элемента И, а вход сброса соединен с выходом второго элемента ИЛИ, первый вход которого соединен со входом сброса устройства, со входами сброса первого и второго триггеров и входами сброса триггеров формирователя проверочных элементов кода, выходами которого являются выходы триггеров, выход каждого логического элемента И формирователя проверочных элементов кода соединен со счетным входом каждого триггера формирователя проверочных элементов кода, выход регистра соединен со вторым входом первого элемента И, третий вход которого соединен с выходом второго триггера и первым входом первого элемента «исключающее ИЛИ», второй вход которого соединен с выходом первого триггера, D-входом второго триггера и вторым входом второго элемента ИЛИ, тактовый вход второго триггера соединен с тактовым входом устройства, тактовый вход первого триггера соединен со старшим разрядом выхода счетчика, а D-вход - с шиной питания устройства, при этом D-вход счетчика заземлен.

Новая совокупность существенных признаков позволяет сформировать на выходе устройства код Хэмминга, позволяющий получить проверочное число, равное номеру искаженного элемента, и упростить схемную реализации кодирующего устройства.

На фигуре представлена схема заявляемого формирователя кода Хэмминга, содержащий n-разрядный последовательно-параллельный сдвигающий регистр 1, вход сброса и тактовый вход которого соединены с соответствующими входами устройства, а входы параллельной записи соединены с соответствующими информационными входами устройства и выходами формирователя проверочных элементов кода 17, первый элемент ИЛИ 5, первый 2 и второй 3 триггеры, элемент «исключающее ИЛИ» 4, выход которого соединен с первым входом первого элемента ИЛИ 5, второй вход которого соединен с управляющим входом устройства, а выход - со входом управления параллельно-последовательной записи сдвигающего регистра 1, первый элемент И 6, выход которого является выходом устройства, при этом формирователь проверочных элементов кода 17 включает в себя счетчик 7, второй элемент ИЛИ 8, триггеры 9, 10, 11, 12 и логические элементы И 13, 14, 15, 16, первые входы каждого из которых объединены и соединены с выходом регистра, а вторые выходы соединены с соответствующими выходами счетчика 7, счетный вход которого соединен с тактовым входом регистра 1 и первым входом первого элемента И 5, а вход сброса соединен с выходом второго элемента ИЛИ 8, первый вход которого соединен со входом сброса устройства, со входами сброса первого 2 и второго 3 триггеров и входами сброса триггеров 9, 10, 11, 12 формирователя проверочных элементов кода 17, выходами которого являются выходы триггеров 9, 10, 11, 12, выход каждого логического элемента И 13, 14, 15, 16 формирователя проверочных элементов кода 17 соединен со счетным входом каждого триггера формирователя проверочных элементов кода 17, выход регистра 1 соединен со вторым входом первого элемента И 5, третий вход которого соединен с выходом второго триггера 3 и первым входом первого элемента «исключающее ИЛИ» 4, второй вход которого соединен с выходом первого триггера 2, D-входом второго триггера 3 и вторым входом второго элемента ИЛИ 8, тактовый вход второго триггера 3 соединен с тактовым входом устройства, тактовый вход первого триггера 2 соединен со старшим разрядом выхода счетчика 7, а D-вход - с шиной питания устройства, при этом D-вход регистра 1 заземлен.

Формирователь кода Хэмминга работает следующим образом.

В начальном состоянии в регистре 1 информация отсутствует, счетчик импульсов 7 и все триггеры 9, 10, 11, 12 формирователя проверочных элементов 17 удерживаются в исходном состоянии логического "0" сигналом по R-входу устройства.

Формирование кода Хэмминга выполняется в два этапа. На первом этапе производится определение значений проверочных элементов.

При поступлении на вход устройства информационных элементов кода a1, a2, a3, a4, a5, a6, a7, a8, a9, a10, a11 (на входах b1, b2, b3, b4 логические нули), удерживающий сигнал на R-входе устройства снимается.

На V-вход устройства подается управляющий сигнал напряжением высокого уровня, который через элемент ИЛИ 5 поступает на вход управления параллельным/последовательным режимом записи p/s регистра 1 и переводит регистр 1 в режим параллельной записи, а на C-вход поступают импульсы синхронизации.

По заднему фронту первого импульса синхронизации на тактовом входе C устройства информационные элементы кода a1, a2, a3, a4, a5, a6, a7, a8, a9, a10, a11 со входов устройства и сигналы логического "0" со счетных триггеров 9, 10, 11, 12 записываются в разряды регистра 1, начиная с последнего разряда.

После этого управляющий сигнал записи на V-входе регистра 1 снимается. По срезу импульса на управляющем V-входе устройства, низкий уровень напряжения поступает на вход управления параллельным/последовательным режимом записи p/s и переключает регистр 1 в последовательный режим записи информации, при этом на входе последовательной записи информации D регистра 1 постоянный логический "0".

Выполняется сдвиг информации по заднему фронту каждого последующего тактового импульса. Счетный триггер 9 формирует проверочный элемент b₁, счетный триггер 11 формирует проверочный элемент b₂, счетный триггер 11 формирует проверочный элемент b₃, счетный триггер 12 формирует проверочный элемент b₄, в соответствии с методикой формирования проверочных элементов кода Хэмминга.

По заднему фронту восьмого тактового импульса счетчик 7 по выходу Q4 устанавливает логическую "1" и вызывает переключение D-триггера 2. При этом выходным сигналом счетчика 7 D-триггера 2 в дальнейшем удерживается в состоянии логического "1". Одновременно на выходе элемента «исключающее ИЛИ» 4 формируется управляющий сигнал, переводящий регистр 1 в режим параллельной записи информационных и проверочных элементов кода в соответствии с кодом Хэмминга.

После этого начинается второй этап формирования кода.

По переднему фронту девятого тактового импульса переключается D-триггер 3, разрешающий прохождение информационных сигналов с выхода регистра 1 и входных тактовых импульсов через логический элемент И 6 на выход Q устройства. На выходе элемента «исключающее ИЛИ» 4 формируется сигнал логического "0", снимающий управляющий сигнал записи с регистра 1.

После этого импульсы синхронизации на тактовом входе C устройства обеспечивают сдвиг информации в регистре 1 и последовательную выдачу ее на выход Q устройства.

После выдачи информации все триггеры 9, 10, 11, 12 формирователя проверочных элементов 17 устанавливаются в состояние логического "0" сигналом по R-входу устройства.

Изготовлен макетный образец заявляемого формирователя кода Хэмминга, испытания которого подтвердили его реализуемость, практическую ценность и эффективность.

Формирователь кода Хэмминга, содержащий n-разрядный последовательно параллельный сдвигающий регистр, вход сброса и тактовый вход которого соединены с соответствующими входами устройства, а входы параллельной записи соединены с соответствующими информационными входами устройства и выходами формирователя проверочных элементов кода, отличающийся тем, что дополнительно введены первый элемент ИЛИ, первый и второй триггеры, элемент «исключающее ИЛИ», выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с управляющим входом устройства, а выход - со входом управления параллельно-последовательной записи сдвигающего регистра, первый элемент И, выход которого является выходом устройства, при этом формирователь проверочных элементов кода включает в себя счетчик, второй элемент ИЛИ, триггеры и логические элементы И, первые входы каждого из которых объединены и соединены с выходом регистра, а вторые выходы соединены с соответствующими выходами счетчика, счетный вход которого соединен с тактовым входом регистра и первым входом первого элемента И, а вход сброса соединен с выходом второго элемента ИЛИ, первый вход которого соединен со входом сброса устройства, со входами сброса первого и второго триггеров и входами сброса триггеров формирователя проверочных элементов кода, выходами которого являются выходы триггеров, выход каждого логического элемента И формирователя проверочных элементов кода соединен со счетным входом каждого триггера формирователя проверочных элементов кода, выход регистра соединен со вторым входом первого элемента И, третий вход которого соединен с выходом второго триггера и первым входом первого элемента «исключающее ИЛИ», второй вход которого соединен с выходом первого триггера, D-входом второго триггера и вторым входом второго элемента ИЛИ, тактовый вход второго триггера соединен с тактовым входом устройства, тактовый вход первого триггера соединен со старшим разрядом выхода счетчика, а D-вход - с шиной питания устройства, при этом D-вход регистра заземлен.

Устройство декодирования, устройство хранения данных, система обмена данными и способ декодирования // 2440669

Изобретение относится к способам декодирования информационной последовательности из данных, закодированных посредством добавления к информационной последовательности избыточной последовательности, используемой для исправления ошибок.

Способ и устройство кодирования с исправлением ошибок // 2408979

Изобретение относится к способу и устройству блочного кодирования с исправлением ошибок, более конкретно к способу и устройству для кодирования с проверкой на четность с низкой плотностью.

Устройство декодирования и устройство приема // 2391774

Изобретение относится к устройству декодирования для исправления блочных ошибок, более точно оно относится к устройству декодирования для кодов с контролем четности низкой плотности и устройству приема, включающему в себя устройство декодирования.

Устройство кодирования с исправлением ошибок и способ кодирования с исправлением ошибок, используемый в нем // 2373641

Устройство декодирования циклического кода хемминга // 2270521

Изобретение относится к области вычислительной техники и может быть использовано в устройствах передачи дискретной информации. .

Устройство для декодирования недвоичных неразделимых кодов // 1527716

Изобретение относится к вычислительной технике и технике связи. .

Кодер // 1474855

Изобретение относится к электросвязи и может использоваться в системах передачи информации. .

Устройство для коррекции ошибок в кодах хеминга // 1443177

Изобретение относится к вычислительной технике и может быть использовано для коррекции ошибок при тфанении информации или передачи ее по каналу связи. .

Устройство для кодирования и декодирования информации // 1418913

Устройство кодирования, способ конфигурирования кода с исправлением ошибок и программа для них // 2527207

Изобретение относится к средствам кодирования. Технический результат заключается в уменьшении области хранения, требуемой для хранения множества кодов контроля четности с низкой плотностью. Устройство кодирования содержит модуль генерирования проверочной матрицы, который генерирует блочную проверочную матрицу; и модуль кодирования, который генерирует и выдает кодовое слово из входного сообщения посредством проверочной матрицы. Модуль генерирования проверочной матрицы включает в себя: блок назначения порядка, который предписывает значения функции блочной проверочной матрицы посредством коэффициентов самодвойственного многочленного выражения; блок определения распределения веса, который предписывает количество компонентов, которые являются ненулевыми матрицами, из числа компонентов каждого блока блочной проверочной матрицы с использованием шаблона маски; первый блок изменения порядка, который рассматривает сумму компонентов k_r-го строчного блока блочной проверочной матрицы в качестве матрицы циклической перестановки; и второй блок изменения порядка, который предписывает количество компонентов строчного блока, которые являются ненулевыми матрицами, из числа компонентов каждого строчного блока, исключая упомянутый k_r-й строчный блок блочной проверочной матрицы. 3 н. и 5 з.п. ф-лы, 12 ил.

Формирование и применение кодовой подкниги кодовой книги кодирования с контролем ошибок // 2541168

Изобретение относится к способам беспроводной связи. Технический результат заключается в расширении области применения. Предложен способ кодирования и декодирования данных с использованием кода с контролем ошибок, содержащегося в кодовой книге G. Кодовая книга G является кодовой подкнигой кодовой книги P. Каждое кодовое слово g в кодовой подкниге G имеет амплитуду автокорреляции, которая отличается от и выше каждой амплитуды корреляции между g и каждым из остальных кодовых слов в кодовой подкниге G. В одном конкретном варианте осуществления, в котором кодовой книгой P является кодовая книга кода Рида-Мюллера, использование G вместо P уменьшает вероятность присутствия свыше одной максимальной амплитуды корреляции при вычислении метрики некогерентного решения в течение декодирования. 9 н. и 21 з.п. ф-лы, 17 ил.

Способ исправления ошибок при передаче информации биимпульсным кодом манчестер-ii и устройство его осуществления // 2566336

Изобретение относится к вычислительной технике и может быть использовано для обнаружения и исправления ошибок при передаче информации между частями распределенных вычислительных систем. Техническим результатом является повышение надежности передачи данных. Устройство содержит контроллер мультиплексных каналов информационного обмена, внутреннюю интерфейсную магистраль информационного обмена, ОЗУ, ПЗУ, устройство сброса, микропроцессор, преобразователи мультиплексного канала информационного обмена, приемопередатчики мультиплексного канала информационного обмена, трансформаторы гальванической развязки, устройства согласования мультиплексного канала информационного обмена, формирователь адреса оконечного устройства, преобразователь данных, формирователь команд управления, преобразователь вспомогательного мультиплексного канала информационного обмена, буферный формирователь, приемопередатчик вспомогательного мультиплексного канала информационного обмена, устройство программирования. 2 н.п. ф-лы, 2 ил.

Устройство обработки данных и способ обработки данных // 2574822

Изобретение относится к вычислительной технике. Технический результат заключается в повышении устойчивости кода LDPC к ошибкам. Устройство обработки данных содержит средство перестановки, выполненное с возможностью перестановки кодовых бит в количестве mb бит в соответствии с правилом назначения, используемым для назначения кодовых бит кода с низкой плотностью проверки на четность (LDPC) символьным битам, представляющим символ, и с возможностью установки кодовых бит после перестановки, в качестве символьных бит, когда кодовые биты кода LDPC, имеющего длину кода, равную N бит, записаны в направлении столбцов средства хранения, выполненного с возможностью хранения кодовых бит в направлении строк и в направлении столбцов, при этом код LDPC имеет длину N кода, равную 4320 бит, и кодовую скорость, равную 1/2, при этом, когда m бит являются четырьмя битами, целое число b равно двум и четыре бита из указанных кодовых бит преобразуют в одну из 16 сигнальных точек, определенных в системе с 16-уровневой квадратурной амплитудной модуляцией (16 QAM), в качестве одного символа, кодовые биты в количестве 4×2 бит группируют в три группы кодовых бит, а символьные биты в количестве 4×2 бит группируют в две группы символьных бит. 20 н.п. ф-лы, 158 ил.

Устройство обработки данных и способ обработки данных // 2595579

Группа изобретений относится к области передачи данных и может быть использована для кодирования/декодирования с использованием LDPC-кода. Техническим результатом является повышение устойчивости к ошибке данных. LDPC-код, имеющий кодовую длину, равную 16200 битов, и скорость кодирования, равную 1/3, модулируется с помощью 16QAM, если кодовый бит из 4×2 битов и (i+1)-ый бит из наиболее значимого бита символьных битов из 4×2 битов двух последовательных символов установлены в битах b#i и y#i, при этом демультиплексор выполняет перестановку для назначения битов b0, b1, b2, b3, b4, b5, b6 и b7 битам y6, y0, y3, y4, y5, y2, y1 и y7 соответственно. 8 н.п. ф-лы, 178 ил.

Устройство обработки данных и способ обработки данных // 2595581

Изобретение относится к устройству обработки данных и к способу обработки данных. Технический результат - повышение устойчивости данных к ошибке. Для этого в случае, когда код LDPC (проверки на четность низкой плотности), имеющий длину кода 16200 битов и скорость кодирования 8/15, отображают на 16 сигнальных точек, если (#i+1)-е биты из старших значащих битов знаковых битов для 4×2 битов и символьных битов для 4×2 битов из двух последовательных символов устанавливают в качестве битов b#i и y#i, соответственно, демультиплексор выполняет взаимную замену для выделения b0, b1, b2, b3, b4, b5, b6 и b7 для y0, y4, y3, y1, y2, y5, y6 и y7, соответственно. Настоящая технология может применяться в передающей системе и т.п., которая передает код LDPC. 12 н.п. ф-лы, 78 ил.

Устройство обработки данных и способ обработки данных // 2595585

Изобретение относится к устройствам и способам обработки данных. Технический результат - повышение устойчивости к ошибкам данных. Для этого когда заданный код LDPC (проверки четности с низкой плотностью), имеющий длину кода 16200 битов и скорость кода равную 8/15, отображают на 256 точек сигналов, при этом (#i+1)-ый бит, отсчитанный от самого верхнего бита из 8×1 знаковых битов, a (#i+1)-ый бит, отсчитанный от самого верхнего бита из 8×1 символьных битов одного символа выражены в качестве бита b#i и бита y#i соответственно, причем демультиплексор выполнен с возможностью перестановки для назначения бита b0 в качестве бита y2, бита b1 в качестве бита y6, бита b2 в качестве бита y1, бита b3 в качестве бита y0, бита y4 в качестве бита y7, бита b5 в качестве бита y5, бита b6 в качестве бита y3 и бита b7 в качестве бита y4. Настоящая технология может применяться, например, в системах передачи, которые передают коды LDPC. 4 н.п. ф-лы, 75 ил.

Способ оценки вероятности ошибки на бит по результатам декодирования кодовых слов // 2643571

Изобретение относится к области радиосвязи. Технический результат - повышение скорости передачи данных за счет оценки вероятности ошибки на бит при кодировании с помощью линейного блока помехоустойчивого кода. Способ оценки вероятности ошибки на бит, при котором источник сообщений формирует последовательность бит и передает ее на вход кодера, в котором с помощью линейного блокового кода кодируют последовательность, получая кодовое слово длиной n бит, а с выхода кодовое слово передают на вход модулятора, в котором осуществляют модуляцию и получают информационный сигнал, передают сигнал в канал связи, а с выхода канала связи передают сигнал на вход демодулятора, в котором получают принятую кодовую комбинацию, которая может содержать ошибки из-за наличия искажений в канале связи, передают кодовую комбинацию на вход декодера, в котором декодируют комбинацию и получают информационное слово, а также число q обнаруженных ошибок и с первого выхода декодера передают информационное слово на вход получателя сообщений, а со второго выхода декодера передают число q, равное количеству обнаруженных декодером ошибок в полученном кодовом слове, на вход блока проверки. 1 ил.