Многовходовой сумматор

Авторы патента:

G06F7/507 - Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных (логические схемы H03K 19/00)

Владельцы патента RU 2547625:

федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) (RU)

Изобретение относится к вычислительной технике, предназначено для суммирования двоичных чисел и может быть использовано в системах передачи и обработки информации для цифровой обработки сигналов, при решении комбинаторных задач. Техническим результатом являются уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом. Устройство содержит древовидную структуру сумматоров, элемент ИЛИ и компаратор, причем информационные входы данных многовходового сумматора объединены в М групп n-разрядных внешних входов устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log₂M[большее целое), первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2ⁱ] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, сигналы переносов сумматоров каскадов и выход компаратора, который сравнивает вычисленную сумму массива входных данных с заданным порогом, объединяются по ИЛИ и формируют выходной сигнал превышения порога. 1 ил.

Известен сумматор с переменным модулем сложения (RU №2183347 С2, МПК G06F 7/50, заявлен 24.03.2000, опубликован 10.06.2002), содержащий два n-разрядных сумматора, компаратор, элемент ИЛИ, блок управляемых инверторов, шину n-разрядного модуля, причем первая группа входов компаратора подсоединена к выходам первого сумматора, а вторая группа входов компаратора подсоединена к входной шине модуля, входы элемента ИЛИ соединены соответственно с выходом переноса первого сумматора и выходом компаратора. Компаратор сравнивает образованную сумму с модулем сложения и в случае, когда полученная сумма равна или больше модуля, вычитает из суммы значение модуля и вырабатывает сигнал переноса.

Недостатком данного устройства является отсутствие средств для параллельного суммирования массива двоичных данных.

Известен многовходовой сумматор (SU №1679483 А1, МПК G06F 7/50, заявлен 23.03.1989, опубликовано 23.09.1991, Бюл. №35), имеющий информационные входы, тактовый вход, вход обнуления, вход режима работы, блоки четырехвходового одноразрядного суммирования, блок суммирования, накапливающий сумматор. В основу работы положен алгоритм быстрого вычисления разрядных сумм и их вычисление с учетом весовых коэффициентов.

Недостатком данного устройства является последовательное суммирование групп одноименных разрядов с накоплением суммы в буферном регистре.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип счетчик числа единиц в слове данных (Дж. Ф. Уэйкерли. Проектирование цифровых устройств. В 2-х томах. - М.: Постмаркет, 2002. - 1088 с., рис.6.15, с.606-609), содержащий древовидную структуру сумматоров - на первом уровне одноразрядные сумматоры, на втором - трехразрядные сумматоры, на третьем - четырехразрядные сумматоры и т.д.

Недостаком данного устройства является то, что проводится суммирование одноразрядных чисел.

К причинам, препятствующим достижению указанного ниже технического результата, относится отсутствие средств, обеспечивающих сравнение полученной суммы с заданным порогом суммы.

Техническим результатом изобретения является уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом.

Указанный технический результат при осуществлении изобретения достигается тем, что в многовходовой сумматор, содержащий древовидную структуру сумматоров, введены элемент ИЛИ и компаратор, причем информационные входы многовходового сумматора объединены в М групп n-разрядных внешних входов данных устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log₂M[большее целое), причем первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2ⁱ] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, внешние нечетные входы данных устройства соединены с первыми группами входов соответствующих сумматоров первого каскада сумматоров, вторые группы входов которых соединены с внешними четными группами входов данных устройства, информационные выходы нечетных сумматоров i-го каскада (i=2, 2,…, k-1) соединены с первыми группами входов соответствующих сумматоров (i+1)-го каскада, вторые группы входов которых соединены с информационными выходами четных сумматоров i-го каскада, информационные выходы сумматора k-го каскада являются первыми выходами устройства и соединены со второй группой входов компаратора, первая группа входов которого соединена с внешней группой входов S устройства максимума суммы данных, выход компаратора соединен с первым входом элемента ИЛИ, другие входы которого соединены с выходами переносов всех (М-1) сумматоров, а выход элемента ИЛИ является вторым выходом устройства.

На фиг. 1 приведена схема предлагаемого многовходового сумматора для М=16 групп n-разрядных входов устройства.

На фиг. 1 приняты следующие обозначения: сумматоры первого каскада 1₁, 1₂, …, 1₈(индекс указывает номер сумматора в каскаде), сумматоры второго каскада 2₁, 2₂, 2₃, 2₄. сумматоры третьего каскада 3₁ 3₂, сумматор четвертого каскада 4₁, компаратор 5, элемент ИЛИ 6, вход 7 порога максимальной суммы S, первые выходы 8 суммы, второй выход 9 превышения заданного порога.

Многовходовой сумматор содержит М групп n-разрядных внешних входов данных устройства D1-D16 (на фиг. 1 М=16). В состав многовходового сумматора включены (М-1) n-разрядных сумматоров, образующих древовидную структуру, при этом сумматоры объединены в k каскадов (k=]log₂M[большее целое). На фиг.1 количество каскадов k=4 (]log₂l6[). Первый каскад содержит восемь сумматоров 1₁, 1₂, …, 1₈, второй каскад содержит четыре сумматора 2₁, 2₂, 2₃, 2₄, третий каскад содержит два сумматора 3₁, 3₂, четвертый каскад содержит один сумматор 4₁. Внешние входы устройства D1-D16 подсоединены к соответствующим входам сумматоров первого каскада 1₁, 1₂, …, 1₈. Выходы сумматоров первого каскада 1₁, 1₂, …, 1₈ соединены с соответствующими входами сумматоров второго каскада 2₁, 2₂, 2₃, 2₄, выходы которых соединены с входами сумматоров третьего каскада 3₁, 3₂, выходы которых соединены с входами сумматора четвертого каскада 4₁.

Выходы сумматора четвертого каскада 4₁ являются первыми выходами устройства 8. Первая группа входов компаратора 5 соединена с внешней группой входов 7 устройства максимума суммы данных S, а вторая группа входов соединена с выходами сумматора четвертого каскада 4₁.

Выход компаратора 5 соединен с первым входом элемента ИЛИ 6, другие входы которого соединены с выходами переносов СО всех (M-1) сумматоров. Выход элемента ИЛИ 6 является вторым выходом 9 устройства превышения заданного порога S.

Предлагаемый многовходовой сумматор работает следующим образом.

На М групп n-разрядных внешних входов устройства D1-D16 подается массив входных данных. Входные данные попарно складываются на сумматорах первого каскада 1₁, 1₂, …, 1₈, на выходах которых формируются значения суммы и единичные сигналы переноса CO=1, при превышении n-разрядной суммы. Далее значения сумм первого каскада складываются на сумматорах второго каскада 2₁, 2₂, 2₃, 2₄ на выходах которых формируются значения суммы и сигналы переноса CO=1, при превышении n-разрядной суммы. Далее аналогично вычисляются суммы и формируются сигналы переноса CO=1 для третьего и четвертого каскадов.

В результате суммирования на выходе сумматора 4₁ четвертого каскада будет получена сумма массива входных данных, которая передается на группу первых выходов 8. Кроме того, данная сумма на компараторе 5 сравнивается с заданным на входе 7 порогом максимальной суммы S. Если сумма массива превышает порог S, то на выходе компаратора 5 формируется единичный сигнал.

Единичные сигналы переносов CO=1 сумматоров всех и сигнал превышения порога S с компаратора 5 поступают на элемент ИЛИ 6 и с его выхода передаются на второй выход устройства 9.

В предлагаемом устройстве каждый из элементов массива входных данных D1-D16 имеет разрядность n. При этом порог суммы S также имеет разрядность n. Введение проверки сигналов переносов сумматоров позволило ввести у всех сумматоров единую разрядность n.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый многовходовой сумматор имеет древовидную структуру, обладает регулярностью структуры и связей и соответствует заявляемому техническому результату - уменьшение аппаратных затрат и расширение функциональных возможностей за счет суммирования массивов данных и контроля общей суммы данных с заданным порогом.

Многовходовой сумматор, содержащий древовидную структуру сумматоров, отличающийся тем, что в него дополнительно введены элемент ИЛИ и компаратор, причем информационные входы многовходового сумматора объединены в М групп n-разрядных внешних входов данных устройства, (М-1) n-разрядных сумматоров древовидной структуры объединены в к каскадов (k=]log₂M[большее целое), причем первый каскад содержит [М/2] (целая часть) сумматоров, второй каскад содержит [М/4] сумматоров,…, i-й каскад содержит [М/2ⁱ] сумматоров (i=3, 4,…, k-1),…, k-й каскад содержит один сумматор, внешние нечетные входы данных устройства соединены с первыми группами входов соответствующих сумматоров первого каскада сумматоров, вторые группы входов которых соединены с внешними четными группами входов данных устройства, информационные выходы нечетных сумматоров i-го каскада (i=l, 2,…, k-1) соединены с первыми группами входов соответствующих сумматоров (i+1)-го каскада, вторые группы входов которых соединены с информационными выходами четных сумматоров i-го каскада, информационные выходы сумматора k-го каскада являются первыми выходами устройства и соединены со второй группой входов компаратора, первая группа входов которого соединена с внешней группой входов S устройства максимума суммы данных, выход компаратора соединен с первым входом элемента ИЛИ, другие входы которого соединены с выходами переносов всех (М-1) сумматоров, а выход элемента ИЛИ является вторым выходом устройства.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в программируемых логических интегральных схемах (ПЛИС).

Система и способ для агрегирования и ассоциативного связывания данных профессиональной принадлежности с содержанием коммерческих данных // 2546317

Изобретение относится к области объединения источников информации, касающихся индивидуумов и коммерческих организаций, к которым индивидуумы принадлежат или принадлежали.

Логический модуль // 2546316

Изобретение предназначено для реализации логических функций и может быть использовано в системах цифровой вычислительной техники как средство обработки двоичных кодов.

Способ транслитерационного преобразования информации и передачи ее по каналам связи // 2546238

Изобретение относится к передаче информации по каналам связи. Техническим результатом является повышение надежности передачи структурированных сообщений, достигаемое за счет проверки правильности передачи структурированных блоков.

Конвейерный арифметический умножитель // 2546072

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операций умножения чисел.

Программируемое логическое устройство // 2544750

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в программируемых логических интегральных схемах (ПЛИС).

Накапливающий сумматор // 2544748

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов и в криптографических приложениях.

Формирователь сочетаний из n по m символов // 2543314

Изобретение относится к области вычислительной техники и может быть использовано в устройствах для решения комбинаторных задач. Технический результат заключается в обеспечении возможности формирования каждого элемента сочетания в n-разрядном двоичном счетчике, контроль значений которого осуществляется с помощью позиционного дешифратора.

Логический модуль // 2542920

Изобретение предназначено для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов.

Логический преобразователь // 2542907

Изобретение относится к вычислительной технике, предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано как средство преобразования кодов.

Оценивание поверхностных данных // 2549127

Изобретение относится к средствам оценки данных поверхности земли. Технический результат заключается в повышении точности модели географической области. Принимают геодезические данные для множества местоположений на поверхности, причем геодезические данные содержат информацию о градиенте поверхности по меньшей мере для подмножества местоположений на поверхности. Формируют набор ограничивающих соотношений на основе геодезических данных, при этом набор ограничивающих соотношений соотносит неопределенные значения для временных изменений в высотах поверхности в подмножестве местоположений на поверхности с информацией о градиенте поверхности, включенной в геодезические данные, множество ограничивающих соотношений включает в себя неопределенные значения для временных изменений в высоте поверхности в нескольких местоположениях на поверхности. Идентифицируют конкретные значения для временных изменений в высотах поверхности в каждом местоположении на поверхности в подмножестве на основе определения решения набора ограничивающих соотношений. 3 н. и 30 з.п. ф-лы, 7 ил.

Логический преобразователь // 2549151

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат и повышение быстродействия. Устройство содержит одиннадцать мажоритарных элементов и четыре настроечных входа. 1 ил.

Логический преобразователь // 2549158

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит одиннадцать мажоритарных элементов (11, …, 111) и три настроечных входа. 1 ил.

Способы выполнения элементарных вычислительных операций (эво) и устройство их осуществления // 2553221

Группа изобретений относится к области цифровой вычислительной техники и может быть использована для выполнения вычислительных операций. Техническим результатом является повышение быстродействия. Устройство содержит в каждом двоичном разряде два RS-триггера, восемь логических элементов И, четыре логических элемента ИЛИ, четыре логических элемента НЕ, информационный вход, пять входов управления. В устройство входит блок управления вычислительными операциями, содержащий три RS-триггера, тринадцать логических элементов И, шесть логических элементов ИЛИ, два логических элемента HE, три входа подачи временных тактов, пять входов управления, три выхода операции сравнения модулей двух кодов. 6 н.п. ф-лы, 2 ил.

Схема управления элементом манчестерской цепи переноса // 2554853

Способ организации параллельно-конвейерных вычислений в однородной вычислительной среде с коммутационно-потоковым управлением // 2558613

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих многооперандных параллельно-конвейерных сумматоров для обработки массивов целых положительных чисел. Техническим результатом является повышение быстродействия. Ячейки каждой подобласти однородной вычислительной среды настраивают на выполнение уникальной операции, где m - общее количество операций. Исходные операнды подают на информационный вход однородной вычислительной среды и параллельно на вход каждой вычислительной подобласти, где происходит параллельно-конвейерное выполнение операции. Результаты выполнения операции в каждой подобласти параллельно поступают на информационные входы m-входового мультиплексора. Далее происходит коммутация одного плеча мультиплексора с его выходом, причем выбор коммутируемого плеча однозначно задается кодом исполняемой операции, являющейся командой управления m-входового мультиплексора, таким образом, искомый результат операции доступен на выходе мультиплексора. 1 ил.

Логический преобразователь // 2559708

Изобретение предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит одиннадцать мажоритарных элементов, пять информационных входов и три настроечных входа. 1 ил.

Способ передачи информации // 2560820

Изобретение относится к области вычислительной техники и связи. Техническим результатом является сокращение электрической мощности, требуемой для передачи информации. Способ передачи информации характеризуется тем, что в передающем пункте принимают от источника информацию, формируют при поступлении сигнала начала сеанса контрольную информацию, увеличивая на единицу каждый раз с поступлением тактового импульса. Производят сравнение контрольной информации с информацией, поступившей от источника информации. Формирование контрольной информации прекращают при ее совпадении с информацией, поступившей от источника, и передают сигнал генерации в канал связи. После этого в передающем пункте производят обнуление контрольной информации. В приемном пункте формируют при поступлении сигнала начала сеанса контрольную информацию, увеличивая на единицу каждый раз с поступлением тактового импульса, и прекращают ее формирование при поступлении из канала связи сигнала генерации. Запоминают сформированную ко времени поступления из канала связи сигнала генерации контрольную информацию и маркируют ее как информацию, поступившую от источника, и передают эту информацию в приемник. После этого в приемном пункте производят обнуление контрольной информации. 10 з.п. ф-лы, 6 ил.

Устройство переключения // 2561667

Устройство переключения для установки режима движения транспортного средства содержит рычаг-джойстик переключения (30), выполненный с возможностью автоматического возврата в опорное положение из нейтрального положения, блок обнаружения положения, блок установки. Блок обнаружения определяет, что рычаг-джойстик переключения (30) помещен в нейтральное положение. Блок установки устанавливает транспортное средство в нейтральное состояние, когда рычаг-джойстик переключения (30) удерживается в нейтральном положении в течение определенного времени или дольше; и устанавливает транспортное средство в нейтральное состояние, когда рычаг-джойстик переключения (30) помещается в нейтральное положение несколько раз в течение предварительно определенного времени. Достигается повышение возможности того, что режим движения может быть быстро установлен в нейтральный режим в ответ на действие, выполняемое волнующимся водителем. 5 з.п. ф-лы, 4 ил.

Схема управления элементом манчестерской цепи переноса // 2562754

Изобретение относится к вычислительной технике и может быть использовано для построения надежных, портативных, многоразрядных, быстродействующих сумматоров, построенных по схеме «Манчестерская цепь переноса» (Manchester Carry Chain). Технический результат заключается в повышении надежности и уменьшении массогабаритных показателей. Схема управления элементом манчестерской цепи переноса содержит входы операндов А и В, инверсный выход сигнала Генерация G ¯ , выход сигнала Удаление D, прямой выход сигнала Распространение Р и инверсный выход сигнала Распространение-НЕ P ¯ , первый 1 и второй 2 инверторы, двухвходовой логический элемент ИЛИ-НЕ 3, первый 4 и второй 5 двухвходовые логические элементы И-НЕ. 1 ил.