K-значный логический элемент "максимум"

Авторы патента:

Чернов Николай Иванович (RU)

Югай Владислав Яковлевич (RU)

Бутырлагин Николай Владимирович (RU)

Прокопенко Николай Николаевич (RU)

H03K19/00 - Логические схемы, т.е. устройства, имеющие не менее двух входов, работающих на один выход (схемы для компьютерных систем, использующих нечеткую логику G06N 7/02); инверторные схемы

Владельцы патента RU 2568385:

федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Донской государственный технический университет" (ДГТУ) (RU)

Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации. Техническим результатом является повышение быстродействия устройств преобразования информации. k-значный логический элемент «максимум» содержит первый (1) и второй (2) логические входы устройства, выход (3) устройства, первый (4) вспомогательный транзистор, первый (5) источник напряжения смещения, второй (6) вспомогательный транзистор другого типа проводимости, второй (7) источник напряжения смещения, первое (8) токовое зеркало, первую (9) шину источника питания, второе (10) токовое зеркало, третье (11) токовое зеркало, вторую (12) шину источника питания, четвертое (13) токовое зеркало, первый (14) выход, второй (15) токовый выход. 5 ил.

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации и т.п.

В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14, 18, 19]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9, 18, 19], реализующих функцию логической обработки входных токовых переменных.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патентной заявке US 2004/227477, структура которого присутствует во многих других патентах [1-14, 18, 19], в т.ч. JP 2004/328427. Он содержит первый 1 и второй 2 логические входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены и подключены к токовому выходу первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, четвертое 13 токовое зеркало, согласованное со второй 12 шиной источника питания, вход четвертого 13 токового зеркала соединен с коллектором второго 6 вспомогательного транзистора, а токовый выход связан с выходом 3 устройства, коллектор первого 3 вспомогательного транзистора связан с первой 9 шиной источника питания, причем первый 1 логический вход устройства связан со входом второго 10 токового зеркала, а второй 2 логический вход устройства соединен со входом первого 8 токового зеркала.

Существенный недостаток известного устройства состоит в том, что он не реализует функцию «максимум» двух многозначных входных переменных (x₁, x₂), соответствующих многоуровневым значениям входных токов I₁, I₂. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.

Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего реализацию функции «максимум» двух многозначных переменных (x₁, x₂), в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].

Поставленная задача решается тем, что в известном логическом элементе (фиг. 1), содержащем первый 1 и второй 2 логические входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены и подключены к токовому выходу первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, четвертое 13 токовое зеркало, согласованное со второй 12 шиной источника питания, вход четвертого 13 токового зеркала соединен с коллектором второго 6 вспомогательного транзистора, а токовый выход связан с выходом 3 устройства, коллектор первого 3 вспомогательного транзистора связан с первой 9 шиной источника питания, причем первый 1 логический вход устройства связан со входом второго 10 токового зеркала, а второй 2 логический вход устройства соединен со входом первого 8 токового зеркала, предусмотрены новые элементы и связи - выход второго 10 токового зеркала соединен со входом третьего 11 токового зеркала, первый 14 выход которого подключен к выходу 3 устройства, а второй 14 токовый выход третьего 11 токового зеркала соединен с объединенными эмиттерами первого 4 и второго 6 вспомогательных транзисторов.

Схема известного устройства показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.

На чертеже фиг. 3 представлена принципиальная схема заявляемого устройства фиг. 2 в среде компьютерного моделирования МС9.

На чертеже фиг. 4 приведены временные диаграммы работы заявляемого устройства фиг. 3 для двоичных входных сигналов x₁, x₂.

На чертеже фиг. 5 представлены временные диаграммы работы заявляемого устройства фиг. 3 для троичных входных сигналов x₁, x₂.

k-значный логический элемент «максимум» фиг. 2 содержит первый 1 и второй 2 логические входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены и подключены к токовому выходу первого 8 токового зеркала, согласованного с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, четвертое 13 токовое зеркало, согласованное со второй 12 шиной источника питания, вход четвертого 13 токового зеркала соединен с коллектором второго 6 вспомогательного транзистора, а токовый выход связан с выходом 3 устройства, коллектор первого 3 вспомогательного транзистора связан с первой 9 шиной источника питания, причем первый 1 логический вход устройства связан со входом второго 10 токового зеркала, а второй 2 логический вход устройства соединен со входом первого 8 токового зеркала. Выход второго 10 токового зеркала соединен со входом третьего 11 токового зеркала, первый 14 выход которого подключен к выходу 3 устройства, а второй 14 токовый выход третьего 11 токового зеркала соединен с объединенными эмиттерами первого 4 и второго 6 вспомогательных транзисторов.

Рассмотрим работу устройства фиг. 2, которое выполняет логическую операцию определения максимума двух входных логических переменных, описываемую выражением

где символом обозначена операция усеченной разности:

Как следует из приведенной таблицы, она совпадает по значениям с известной функцией max(x₁,x₂) трехзначной логики.

Выходной сигнал устройства является суммой двух слагаемых, первое из которых представляет собой сигнал входной переменной x₁, а второе - сигнал усеченной разности входных переменных.

Входные сигналы x₁ и x₂ поступают на входы 1 и 2 схемы в виде квантов втекающего тока (т.е. в виде -x₁ и -x₂). С помощью первого 8 и второго 10 токовых зеркал они преобразуются в кванты вытекающего тока (т.е. в x₁ и x₂).

Сигнал x₁ поступает на вход третьего токового зеркала 11, где снова преобразуется в квант вытекающего тока (т.е. в -x₁) для обеспечения соответствия направления тока выполняемым операциям при монтажном объединении выходов токовых зеркал.

Слагаемое в круглых скобках выражения (1) реализуется следующим образом. Из кванта вытекающего тока x₂ с выхода первого токового зеркала 8 вычитается квант втекающего тока x₁ с выхода 15 третьего токового зеркала 11 путем монтажного соединения указанных выходов.

Разностный сигнал x₂-x₁ подается на объединенные эмиттеры транзисторов 3 и 6, режимы работы которых задаются источниками напряжения смещения 5 и 7 (E_c5 и E_c7). При (x₂-x₁)>0 транзистор 4 закрыт, а транзистор 6 открыт, при (x₂-x₁)≤0 транзистор 4 открыт, а транзистор 6 закрыт.

В первом случае квант вытекающей разности токов с коллектора транзистора 6 поступает на вход четвертого токового зеркала 13, с выхода которого он подается в выходную цепь схемы.

Во втором случае транзистор 6 закрыт и выходной ток четвертого токового зеркала 13 равен нулю.

К выходному сигналу четвертого токового зеркала 13 путем подсоединения выхода 15 третьего токового зеркала 11 добавляется сигнал -x₁, тем самым формируется сигнал -x₁-(x₂÷x₁)=-[x₁+(x₂÷x₁)], реализующий выражение (1) в виде кванта втекающего тока.

Резистор 16 является вспомогательным и служит для определения наличия тока в выходной цепи. Он используется только в процессе экспериментальных исследований схемы.

Как видно из приведенного описания реализация логической функции max(x₁,x₂) в схеме фиг. 2 производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на чертеже фиг. 4 и фиг. 5 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение k-значного логического элемента «максимум» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 8.159.304, fig. 5

2. Патент US №5.977.829, fig. 1

3. Патент US №5.789.982, fig. 2

4. Патент US №5.140.282

5. Патент US №6.624.701, fig. 4

6. Патент US №6.529.078

7. Патент US №5.734.294

8. Патент US №5.557.220

9. Патент US №6.624.701

10. Патент RU №2319296

11. Патент RU №2436224

12. Патент RU №2319296

13. Патент RU №2321157

14. Патент RU №2383099

15. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.

18. Патент US 6.556.075 fig. 2

19. Патент US 6.556.075 fig. 6.

k-значный логический элемент «максимум», содержащий первый (1) и второй (2) логические входы устройства, выход (3) устройства, первый (4) вспомогательный транзистор, база которого подключена к первому (5) источнику напряжения смещения, второй (6) вспомогательный транзистор другого типа проводимости, база которого подключена ко второму (7) источнику напряжения смещения, причем эмиттеры первого (4) и второго (6) вспомогательных транзисторов объединены и подключены к токовому выходу первого (8) токового зеркала, согласованного с первой (9) шиной источника питания, второе (10) токовое зеркало, согласованное с первой (9) шиной источника питания, третье (11) токовое зеркало, согласованное со второй (12) шиной источника питания, четвертое (13) токовое зеркало, согласованное со второй (12) шиной источника питания, вход четвертого (13) токового зеркала соединен с коллектором второго (6) вспомогательного транзистора, а токовый выход связан с выходом (3) устройства, коллектор первого (3) вспомогательного транзистора связан с первой (9) шиной источника питания, причем первый (1) логический вход устройства связан со входом второго (10) токового зеркала, а второй (2) логический вход устройства соединен со входом первого (8) токового зеркала, отличающийся тем, что выход второго (10) токового зеркала соединен со входом третьего (11) токового зеркала, первый (14) выход которого подключен к выходу (3) устройства, а второй (15) токовый выход третьего (11) токового зеркала соединен с объединенными эмиттерами первого (4) и второго (6) вспомогательных транзисторов.

Изобретение относится к средствам обеспечения безопасности на железнодорожном транспорте, а именно к устройствам коммутации и блокировки, которые обеспечивают сопряжение выходных сигналов контроллеров и других управляющих устройств с поляризованным реле в системах железнодорожной автоматики и телемеханики.

Устройство защиты от контрафакта и фальсификации интегральных схем // 2552181

Изобретение относится к полупроводниковым микроэлектронным устройствам, а именно - к устройствам защиты от контрафакта и фальсификации интегральных схем (ИС), которые встраиваются в кристалл ИС.

К-значный логический элемент "максимум" // 2549144

Изобретение относится к области вычислительной техники. Техническим результатом является создание логического элемента, обеспечивающего реализацию функции «максимум» двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов.

Логический элемент сравнения на равенство двух многозначных переменных // 2549142

Предполагаемое изобретение относится к области цифровой вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления и передачи цифровой информации.

Логический элемент нестрогого сравнения на неравенство двух многозначных переменных // 2547233

Изобретение относится к области вычислительной техники, автоматики, связи. Техническим результатом является повышение быстродействия.

Логический элемент сравнения k-значной переменной с пороговым значением // 2546085

Изобретение относится к логическому элементу сравнения k-значной переменной с пороговым значением. Технический результат заключается в повышении быстродействия средств обработки цифровой информации за счет выполнения преобразования информации в многозначной токовой форме сигналов.

Многозначный сумматор по модулю k // 2546078

Изобретение относится к области вычислительной техники, автоматики, связи. Техническим результатом является повышение быстродействия устройств преобразования информации.

Парафазный логический элемент // 2542660

Изобретение относится к парафазному логическому элементу. Технический результат заключается в уменьшении потребляемой мощности в расчете на один такт.

Триггер комплементарной металл-оксид-полупроводниковой структуры микросхемы // 2541894

Изобретение относится к области вычислительной техники и может быть использовано в элементах управления микропроцессорных КМОП микросхемах и элементах считывания запоминающих устройств.

Устройство подповерхностного зондирования // 2530288

Изобретение относится к области радиотехники, преимущественно к радиолокации объектов, и может быть использовано для определения длины линейного контрастного по электромагнитным характеристикам относительно вмещающего пространства подповерхностного объекта.

Динамический логический элемент и-или // 2580095

Изобретение относится к области вычислительной техники и может быть использовано для реализации каскадных логических устройств конвейерного типа. Технический результат заключается в упрощении конструкции динамического логического элемента. Технический результат достигается за счет того, что динамический логический элемент И-ИЛИ содержит тактовый 1, предзарядовый 2 и логический 3 транзисторы p-типа, тактовый 4 транзистор n-типа и логический блок 5, содержащий ключевые цепи 6, каждая из которых состоит из последовательно соединенных транзисторов n-типа, логические входы 7 элемента, выход 8 логического блока 5, тактовую шину 9, к которой подключен также затвор тактового транзистора 4 n-типа, выход 10 элемента и противофазную тактовую шину 11. 1 ил.

Способ и устройство для мониторинга устройства, оснащенного микропроцессором // 2597472

Изобретение относится к устройству мониторинга для микропроцессора, сконструированного для работы в системе, оснащенной микропроцессором, безопасность которого является важным параметром. Технический результат - повышение надежности микропроцессора. Устройство (10) мониторинга для устройства, оснащенного микропроцессором (10), содержит, по меньшей мере, один вход (13) для получения данных от микропроцессора, узел (11) аппаратной логики для выполнения логических операций на данных, поступающих от микропроцессора, узел (12) компаратора для сравнения результата вычисления, выполненного микропроцессором, с результатом, полученным посредством узла (11) аппаратной логики, и выход (15) для передачи сигнала, представляющего результат диагностики работы микропроцессора. 3 н. и 12 з.п. ф-лы, 4 ил.

Rs-триггер // 2604682

Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в специализированных цифровых структурах, системах автоматического управления и передачи цифровой информации. Технический результат: заключается в повышении быстродействия систем обработки информации и создании элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Такой результат достигается за счет создания RS-триггера, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. 2 з.п. ф-лы, 10 ил.

Устройство адаптивной коммутации // 2611261

Изобретение относится к автоматике и телемеханике, может быть использовано в аппаратуре дискретного управления с повышенной надежностью, имеющей ограниченный доступ для контроля, например для автоматических космических аппаратов. Достигаемый технический результат - повышение надежности при резервировании релейных ячеек дистанционных переключателей. Устройство адаптивной коммутации содержит шины питания, n однотипных резервированных релейных ячеек, выполненных на трех двухконтактных дистанционных переключателях, контакты которых соединены в контактные группы, информационный контроллер, второй контроллер, первая и вторая группы силовых ключей, первая и вторая группы развязывающих диодов, два блока контроля состояния релейных ячеек, последовательно с первым датчиком тока включен второй датчик тока, выход которого соединен с информационным входом второго контроллера, вход-выход второго контроллера является вторым входом–выходом устройства. 1 з.п. ф-лы, 3 ил.

Rs-триггер // 2615069

Изобретение относится к области вычислительной техники. Технический результат: создание RS-триггера, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. Для этого предложен RS-триггер, который содержит первый 1 (S) и второй 2 (R) логические входы устройства, первый 3 инвертирующий логический элемент «И» с первым 4 и вторым 5 логическими входами, а также первым 6 выходом, второй 7 инвертирующий логический элемент «И» с первым 8 и вторым 9 логическими входами, а также вторым 10 выходом, противофазные первый и второй 12 (Q) логические выходы устройства, при этом первый 4 и второй 5 логические входы имеют вытекающие входные токи, и первый 6 выход имеет вытекающий выходной ток, при этом первый 8 и второй 9 логические входы имеют втекающие входные токи, причем первый 10 выход второго 7 инвертирующего логического элемента «И» имеет втекающий выходной ток, первый 3 инвертирующий логический элемент «И» имеет дополнительный токовый выход 13, второй 7 инвертирующий логический элемент «И» имеет дополнительный токовый выход 14. 2 з.п. ф-лы, 14 ил.

Многовходовой логический элемент комплементарной металл-оксид-полупроводниковой структуры декодера // 2616170

Изобретение относится к области вычислительной техники. Технический результат - повышение помехоустойчивости многовходового логического элемента при воздействии одиночной ядерной частицы. Для этого предложен многовходовой логический элемент комплементарной металл-оксид-полупроводниковой структуры декодера, который состоит из статических элементов ИЛИ-НЕ и статических элементов И-НЕ, соединенных между собой в цепочки чередующихся элементов так, что выходы элементов ИЛИ-НЕ соединены с входами последующих в цепочке элементов И-НЕ, выходы элементов И-НЕ соединены с входами последующих в цепочке элементов ИЛИ-НЕ. Многовходовой логический элемент снабжен компенсирующими транзисторами с каналами электронной проводимости и компенсирующими транзисторами с каналами дырочной проводимости. Стоковые области каждого компенсирующего транзистора размещены на кристалле интегральной микросхемы относительно стоковых областей транзисторов с каналами такой же проводимости каждого из предшествующих в цепочке элементов на расстоянии, обеспечивающем одновременное воздействие одиночной ядерной частицы на указанные области транзисторов. 2 з.п. ф-лы, 9 ил.

Стабилизированный электропривод // 2621288

Изобретение относится к области электротехники и может быть использовано в высокоточных электроприводах. Технический результат - улучшение динамических характеристик электропривода. Для этого предложен стабилизированный электропривод, который содержит электродвигатель, импульсный датчик скорости, частотно-фазовый дискриминатор, частотно-задающий блок, дифференцирующий элемент, управляемый ключ, сумматор, преобразователь, блок формирования управляющих сигналов, исключающее ИЛИ, три D-триггера, нелинейный элемент типа «Зона нечувствительности», элемент НЕ, два элемента И, частотный дискриминатор, мультиплексор. 3 ил.

Мультиплексор потенциальных сигналов датчиков // 2621292

Изобретение относится к области радиоэлектроники и вычислительной техники. Технический результат заключается в обеспечении дополнительно к режиму последовательного во времени преобразования входных потенциальных сигналов в выходное напряжение, алгебраического суммирования входных дифференциальных и недифференциальных напряжений, а также изменения их фазы в процессе мультиплексирования. Мультиплексор содержит N входных дифференциальных каскадов, имеющих инвертирующий и неинвертирующий входы, логический потенциальный вход для включения/выключения дифференциального каскада, и токовый выход, связанный с входом выходного буферного усилителя. Причем каждый из N входных дифференциальных каскадов имеет диапазон линейной работы по дифференциальному входу, превышающий максимальную амплитуду его входного дифференциального напряжения, потенциальный выход выходного буферного усилителя соединен с инвертирующим входом первого входного дифференциального каскада, неинвертирующий вход которого связан с общей шиной источника питания, причем каждый логический потенциальный вход включения/выключения каждого входного дифференциального каскада связан с выходом соответствующих из N триггеров, входы управления состоянием которых соединены с выходами цифрового управляющего устройства. 17 ил.

Токовый элемент ограничения многозначной выходной логической переменной // 2640740

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления и передачи информации. Технический результат заключается в возможности в рамках одной и той же архитектуры реализовывать две пороговые логические функции «Ограничение снизу» и «Ограничение сверху» двух многозначных входных переменных ("х", "хогр"). Токовый элемент ограничения многозначной выходной логической переменной содержит: первый (1) и второй (4) источники входного логического тока, соответствующие первой многозначной логической переменной "х", третий (5) источник входного логического тока, соответствующий второй логической переменной "хогр", устанавливающей уровень ограничения выходного тока устройства, первый (8) и второй (9) входные транзисторы, первую (2) и вторую (6) шины источника питания и источник вспомогательного напряжения (10). В схему введены первый (11), второй (12), третий (13) и четвертый (14) дополнительные транзисторы и первый (15) дополнительный источник входного логического тока, соответствующий второй логической переменной "хогр". 4 ил.

Логический преобразователь // 2641454

Изобретение относится к логическим преобразователям. Технический результат заключается в расширении арсенала технических средств для реализации простых симметричных булевых функций. Указанный результат достигается за счет того, что логический преобразователь содержит восемь мажоритарных элементов, которые имеют по три входа, причем выход i-гo и первые входы третьего, пятого, шестого мажоритарных элементов соединены соответственно с вторым входом (i+1)-го мажоритарного элемента и первым настроечным входом логического преобразователя, отличающийся тем, что в него введен девятый мажоритарный элемент, выход j-го и выход m-го мажоритарных элементов соединены соответственно с вторым входом (j+1)-го и третьим входом (3×m+2)-го мажоритарных элементов, а второй, третий входы и выход девятого мажоритарного элемента подключены соответственно к выходам пятого, восьмого мажоритарных элементов и выходу логического преобразователя, второй и первый настроечные входы которого соединены соответственно с первым входом девятого и первыми входами четвертого, седьмого, восьмого мажоритарных элементов. 1 ил.