Логический преобразователь

Изобретение относится к вычислительной технике и может быть использовано как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит девять мажоритарных элементов. 1 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2294007, кл. G06F 7/57, 2007 г.), которые содержат мажоритарные элементы и с помощью четырех сигналов константной настройки реализуют любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся большие аппаратурные затраты, обусловленные тем, что, в частности, упомянутый аналог содержит девятнадцать мажоритарных элементов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2549151, кл. G06F 7/57, 2015 г.), который содержит мажоритарные элементы и с помощью четырех сигналов константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит одиннадцать мажоритарных элементов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем девять мажоритарных элементов, которые имеют по три входа, выходы i-го () и k-го () мажоритарных элементов соединены соответственно с вторым входом (i + 1)-го и третьим входом (k - 3)-го мажоритарных элементов, а первые входы четвертого, седьмого и выход пятого мажоритарных элементов подключены соответственно к третьему, четвертому настроечным входам и выходу логического преобразователя, особенность заключается в том, что второй вход восьмого мажоритарного элемента соединен с выходом шестого мажоритарного элемента, объединенные первые входы шестого, восьмого мажоритарных элементов подключены к выходу девятого мажоритарного элемента, а первые входы второго и девятого мажоритарных элементов соединены соответственно с вторым и третьим настроечными входами логического преобразователя, первый настроечный вход которого подключен к объединенным первым входам первого, третьего, пятого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 11, …, 19, которые имеют по три входа, причем выходы элементов и соединены соответственно с вторым входом элемента 1i+1 и третьим входом элемента lk-3, выходы элементов 16 и 19 подключены соответственно к второму входу элемента 18 и объединенным первым входам элементов 16, 18, а первые входы элементов 12, 17 и выход элемента 15 являются соответственно вторым, четвертым настроечными входами и выходом логического преобразователя, первый и третий настроечные входы которого подключены соответственно к объединенным первым входам элементов 11, 13, 15 и объединенным первым входам элементов 14, 19.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, …, четвертом настроечных входах фиксируются соответственно необходимые сигналы ƒ1, …, ƒ4 ∉ {0,l} константной настройки. На вторые входы элементов 11, 16; третьи входы элементов 11, 16; третьи входы элементов 12, 18; вторые и третьи входы элементов 17, 19 подаются соответственно двоичные сигналы х1; х2; х3; х4 и х5 (xl, …, x5 ∈ {0,l}). На выходе мажоритарного элемента имеем , где , , и ∨, •, # есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И, maj. Следовательно, сигнал на выходе элемента 15 определяется выражением

в котором . Таким образом, на выходе предлагаемого преобразователя получим

,

где τ1, …, τ5 есть простые симметричные булевы функции пяти аргументов x1, …, x5 (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М: Энергия, 1974). При этом указанный преобразователь содержит девять мажоритарных элементов.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью четырех сигналов константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами.

Логический преобразователь, предназначенный для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, содержащий девять мажоритарных элементов, которые имеют по три входа, причем выходы i-го и k-го мажоритарных элементов соединены соответственно с вторым входом (i+1)-го и третьим входом (k-3)-го мажоритарных элементов, а первые входы четвертого, седьмого и выход пятого мажоритарных элементов подключены соответственно к третьему, четвертому настроечным входам и выходу логического преобразователя, отличающийся тем, что второй вход восьмого мажоритарного элемента соединен с выходом шестого мажоритарного элемента, объединенные первые входы шестого, восьмого мажоритарных элементов подключены к выходу девятого мажоритарного элемента, а первые входы второго и девятого мажоритарных элементов соединены соответственно с вторым и третьим настроечными входами логического преобразователя, первый настроечный вход которого подключен к объединенным первым входам первого, третьего, пятого мажоритарных элементов.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в цифровых компараторах, ассоциативных процессорах и машинах баз данных. Техническим результатом является упрощение распознавания отношений А>В, А=В, А<В, где А, В есть четырехразрядные двоичные числа, и уменьшение количества элементов аппаратурного состава.

Изобретение относится к области вычислительной техники и может быть использовано для селекции большего из n-разрядных двоичных чисел. Техническим результатом является обеспечение обработки трех n-разрядных двоичных чисел.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является обеспечение реализации любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.

Изобретение относится к области вычислительной техники и может быть использовано для выполнения селекции и идентификации меньшего, либо селекции и идентификации большего, либо селекции произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.

Изобретение относится к области радиотехники. Технический результат – схемотехническое упрощение, сокращение номенклатуры и числа используемых логических элементов, обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке высоконадежных устройств и систем, применяющих мажоритарное резервирование.

Изобретение относится к технике связи и может быть использовано в приемниках циркуляционных односторонних сетей передачи данных с повторениями. Техническим результатом изобретения является повышение оперативности доведения сообщений в каналах связи циркулярных односторонних сетей передачи данных с повторениями, а также схемотехническое упрощение приемника сообщений, который достигается за счет того, что приемник содержит последовательно соединенные демодулятор, декодер и интерфейс представления данных, при этом декодер имеет дополнительный информационный выход, который связан с блоком накопления сообщений, который последовательно связан с блоком формирования векторов, блоком мажоритарных проверок и блоком формирования логических сообщений, при этом выход блока формирования логических сообщений связан со вторым информационным входом декодера, управляющий выход которого соединен с управляющим входом блока формирования векторов, а управляющий выход блока формирования векторов соединен с управляющим входом блока формирования логических сообщений.

Логический преобразователь предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов.

Логический преобразователь предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов.

Логический преобразователь предназначен для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к вычислительной технике и может быть использовано в цифровых компараторах, ассоциативных процессорах и машинах баз данных. Техническим результатом является упрощение распознавания отношений А>В, А=В, А<В, где А, В есть четырехразрядные двоичные числа, и уменьшение количества элементов аппаратурного состава.

Изобретение относится к области вычислительной техники и может быть использовано для селекции большего из n-разрядных двоичных чисел. Техническим результатом является обеспечение обработки трех n-разрядных двоичных чисел.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является обеспечение реализации любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.

Изобретение относится к области вычислительной техники и может быть использовано для выполнения селекции и идентификации меньшего, либо селекции и идентификации большего, либо селекции произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.

Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных комбинационных и вычислительных устройств, систем цифровой обработки информации, в первую очередь - в качестве элементов первого каскада дерева Уоллеса умножителей.

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в самосинхронных схемах. Технический результат изобретения заключается в обеспечении возможности использования устройства в самосинхронных схемах, в которых необходима реализация фазы гашения помимо рабочей фазы.

Изобретение относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначено для создания устройств троичной арифметики.

Группа изобретений относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначена для создания цифровых устройств троичной логики.

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых, радиационно-стойких программируемых логических интегральных схемах (ПЛИС) для вычисления логических функций.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в программируемых логических интегральных схемах (ПЛИС).

Изобретение относится к области вычислительной техники. Технический результат заключается в повышении надежности интеграции ресурсов целевого устройства в вычислительное хост-окружение.

Изобретение относится к вычислительной технике и может быть использовано как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит девять мажоритарных элементов. 1 ил.

Наверх