Устройство цифро-аналогового преобразования

Изобретение относится к устройствам цифро-аналогового преобразования и может быть использовано при построении быстродействующих высокоточных цифро-аналоговых преобразователей. Техническим результатом является сокращение времени цифро-аналогового преобразования за счет разделения входного многоразрядного кода на сегменты и дальнейшего их раздельного преобразования. Устройство содержит распределитель входного двоичного кода, делители входного двоичного кода на сегменты, коммутаторы сегментов, цифро-аналоговые преобразователи, распределители аналоговых сигналов, устройства выборки и хранения, формирователь аналогового отчета, блок управления. 3 ил.

 

Изобретение относится к устройствам цифро-аналогового преобразования и может быть использовано при построении быстродействующих высокоточных цифро-аналоговых преобразователей.

Известен сегментированный цифро-аналоговый преобразователь [Цифро-аналоговый преобразователь и способ его калибровки. Патент RU 2568323, С1, МПК, дата публикации 24.10.2010], состоящий из сегментированного N-разрядного ЦАП, включающего ЦАП старших разрядов, состоящий из одинаковых сегментов, и ЦАП младших разрядов, подключенные к общему источнику опорного напряжения и имеющих общий выход. Недостатком известного устройства является большое время преобразования, обусловленное возможностью смены входного кода на входе устройства только после вывода аналогового сигнала.

Известно устройство сегментированного цифро-аналогового преобразования [Проектирование систем цифровой и смешанной обработки сигналов. Под ред. Уолта Кестера / Москва: Техносфера, 2011. - 328 с. ISBN 978-5-94836-243-4] взятое за прототип, состоящее из распределителя входного N-разрядного двоичного кода, где вход распределителя является входом устройства, декодера старших разрядов, цифро-аналогового преобразователя, блока управления, формирователя аналогового отчета.

Недостатком данного устройства является большое время преобразования, обусловленное возможностью смены входного кода на входе устройства только после вывода аналогового сигнала.

Техническим результатом изобретения является сокращение времени цифро-аналогового преобразования за счет разделения входного многоразрядного кода на сегменты и дальнейшего их раздельного преобразования.

Указанный технический результат достигается тем, что устройство цифро-аналогового преобразования, содержащее распределитель входного N-разрядного двоичного кода, где вход распределителя является входом устройства, цифро-аналоговый преобразователь, блок управления и формирователь аналогового отчета, согласно изобретению дополнительно введены К делителей входного N-разрядного двоичного кода на сегменты, имеющих М - выходов, где М=K, K - коммутаторов сегментов, K-1 -цифро-аналоговых преобразователей, K - распределителей аналоговых сигналов, К - устройств выборки и хранения, при этом k-ый выход распределителя соединен с входом соответствующего делителя входного N-разрядного двоичного кода, где k=1…K, m-ый выход K-ого делителя соединен с K-ым входом m-ого коммутатора сегментов, выход которого соединен с входом соответствующего ЦАП, выход K-ого ЦАП соединен с входом соответствующего распределителя аналоговых сигналов, m-ый выход K-ого распределителя соединен с K-ым входом m-ого устройства выборки и хранения, выход которого соединен с соответствующим входом формирователя аналогового отчета, выход блока управления соединен с управляющими входами распределителя входного N-разрядного двоичного кода, делителей входного N-разрядного двоичного кода на сегменты, коммутаторов сегментов, распределителей аналоговых сигналов, устройств выборки и хранения, и формирователя аналогового отчета.

Сущность изобретения заключается в том, что дополнительно введены К делителей входного N-разрядного двоичного кода на сегменты, имеющих М - выходов, где М=K, K - коммутаторов сегментов, K-1 - цифро-аналоговых преобразователей, К - распределителей аналоговых сигналов, K - устройств выборки и хранения, при этом k-ый выход распределителя соединен с входом соответствующего делителя входного N-разрядного двоичного кода, где k=1…K, m-ый выход K-ого делителя соединен с K-ым входом m-ого коммутатора сегментов, выход которого соединен с входом соответствующего ЦАП, выход K-ого ЦАП соединен с входом соответствующего распределителя аналоговых сигналов, m-ый выход K-ого распределителя соединен с K-ым входом m-ого устройства выборки и хранения, выход которого соединен с соответствующим входом формирователя аналогового отчета, выход блока управления соединен с управляющими входами распределителя входного N-разрядного двоичного кода, делителей входного N-разрядного двоичного кода на сегменты, коммутаторов сегментов, распределителей аналоговых сигналов, устройств выборки и хранения, и формирователя аналогового отчета.

Сущность изобретения поясняется фиг. 1, где на фиг. 1.а представлен алгоритм преобразования двух входных N-разрядных двоичных кодов в аналоговый сигнал в устройстве принятого за прототип. На фиг. 1.а обозначено: 1 - момент времени деления входного N-разрядного двоичного кода на сегменты старших и младших разрядов; 2 - момент времени декодирования старших разрядов входного N-разрядного двоичного кода; 3 - момент времени распределения полученных сегментов старших и младших разрядов для цифро-аналогового преобразования; 4 - момент времени цифро-аналогового преобразования старших разрядов входного N-разрядного двоичного кода; 5 - момент времени цифро-аналогового преобразования младших разрядов входного N-разрядного двоичного кода; 6 - момент времени формирования аналогового отчета входного N-разрядного двоичного кода; 7 - момент времени вывода результата цифро-аналогового преобразования. После преобразования первого входного N-разрядного двоичного кода в аналоговый сигнал, на преобразователь поступает второй N-разрядный двоичный код.

На фиг. 1.б представлен алгоритм преобразования двух входных N-разрядных двоичных кодов в аналоговый сигнал в устройстве цифро-аналогового преобразования, при использовании деления входного N-разрядного двоичного кода на три сегмента. На фиг. 1.б обозначено: 1.1 - момент времени распределения первого входного N-разрядного двоичного кода; 2.1 - момент времени деления первого входного N-разрядного двоичного кода на три сегмента; 1.2 - момент времени распределения второго входного N-разрядного двоичного кода; 3.1.1 - момент времени распределения первого сегмента первого входного N-разрядного двоичного кода для цифро-аналогового преобразования; 2.2 - момент времени деления второго входного N-разрядного двоичного кода на 3 сегмента; 4.1.1 - момент времени цифро-аналогового преобразования первого сегмента первого входного N-разрядного двоичного кода; 3.1.2 - момент времени распределения второго сегмента первого входного N-разрядного двоичного кода для цифро-аналогового преобразования; 3.2.1 - момент времени распределения первого сегмента второго входного N-разрядного двоичного кода для цифро-аналогового преобразования; 5.1.1 - момент времени распределения аналогового отчета первого сегмента первого входного N-разрядного двоичного кода для записи и хранения; 4.1.2 - момент времени цифро-аналогового преобразования второго сегмента первого входного N-разрядного двоичного кода; 3.1.3 - момент времени распределения третьего сегмента первого входного N-разрядного двоичного кода для цифро-аналогового преобразования; 4.2.1 - момент времени цифро-аналогового преобразования первого сегмента второго входного N-разрядного двоичного кода; 3.2.2 - момент времени распределения второго сегмента второго входного N-разрядного двоичного кода для цифро-аналогового преобразования; 6.1.1 - момент времени записи и хранения результата цифро-аналогового преобразования первого сегмента первого входного N-разрядного двоичного кода; 5.1.2 - момент времени распределения аналогового отчета второго сегмента первого входного N - разрядного двоичного кода для записи и хранения; 4.1.3 - момент времени цифро-аналогового преобразования третьего сегмента первого входного N-разрядного двоичного кода; 5.2.1 - момент времени распределения аналогового отчета первого сегмента второго входного N - разрядного двоичного кода для записи и хранения; 4.2.2 - момент времени цифро-аналогового преобразования второго сегмента второго входного N-разрядного двоичного кода; 3.2.3 - момент времени распределения третьего сегмента второго входного N-разрядного двоичного кода для цифро-аналогового преобразования; 6.1.2 - момент времени записи и хранения результата цифро-аналогового преобразования второго сегмента первого входного N-разрядного двоичного кода; 5.1.3 - момент времени распределения аналогового отчета третьего сегмента первого входного N -разрядного двоичного кода для записи и хранения; 6.2.1 - момент времени записи и хранения результата цифро-аналогового преобразования первого сегмента второго входного N-разрядного двоичного кода; 5.2.2 - момент времени распределения аналогового отчета второго сегмента второго входного N - разрядного двоичного кода для записи и хранения; 4.2.3 -момент времени цифро-аналогового преобразования третьего сегмента второго входного N-разрядного двоичного кода; 6.1.3 - момент времени записи и хранения результата цифро-аналогового преобразования третьего сегмента первого входного N-разрядного двоичного кода; 6.2.2 - момент времени записи и хранения результата цифро-аналогового преобразования второго сегмента второго входного N-разрядного двоичного кода; 5.2.3 -момент времени распределения аналогового отчета третьего сегмента второго входного N - разрядного двоичного кода для записи и хранения; 7.1 -момент времени вывода результата цифро-аналогового преобразования отчета первого входного N-разрядного двоичного кода; 6.2.3 - момент времени записи и хранения результата цифро-аналогового преобразования третьего сегмента второго входного N-разрядного двоичного кода; 7.2 -момент времени вывода результата цифро-аналогового преобразования отчета второго входного N-разрядного двоичного кода.

Из фиг. 1 видно, что общее число тактов необходимое для цифро-аналогового преобразования двух N-разрядных двоичных кодов, в устройстве, принятом за прототип, соответствует 14, а число управляющих тактов, для преобразования двух N-разрядных двоичных кодов, в предлагаемом устройстве, соответствует 10. Если принять количество входных кодов равное трем, то число тактов для преобразования, в устройстве, принятом за прототип, будет соответствовать 21, когда в предлагаемом устройстве число тактов будет равно 11.

Структурная схема устройства приведена на фиг. 2, где обозначено: 8 -распределитель N-разрядного входного двоичного кода; 9.1-9.K - делитель входного кода на K сегментов; 10.1 - 10.K - коммутатор сегментов двоичного кода; 11.1-11.K - преобразователь входной последовательности сегментов двоичного кода в аналоговый сигнал; 12.1-12.K - распределитель аналоговых сигналов; 13.1-13.K - устройство выборки и хранения; 14 - формирователь аналогового отчета; 15 - блок управления. Назначение блоков делителя входного кода на K сегментов 9.1-9.K, коммутатора сегментов двоичного кода 10.1-10.K, преобразователя входной последовательности сегментов двоичного кода в аналоговый сигнал 11.1-11.K, распределителя аналоговых сигналов 12.1-12.K; устройства выборки и хранения 13.1-13.K ясны из их названия.

Устройство работает следующим образом: на вход устройства поступает последовательность N-разрядных двоичных кодов, в блоке 8 происходит распределение входных N-разрядных двоичных кодов на блоки делителей входных N-разрядных двоичных кодов 9.1-9.К на K-сегменты, в которых происходит деление двоичных кодов на K сегментов. Сегменты, со всех делителей входного N-разрядного двоичного кода, поступают на коммутаторы сегментов двоичного кода 10.1-10.K, с которых сигналы поступают на преобразователи входной последовательности сегментов двоичного кода в аналоговый сигнал 11.1-11.К. Аналоговые сигналы, с преобразователей входной последовательности сегментов двоичного кода в аналоговый сигнал, поступают на распределители аналогового сигнала 12.1-12.K, которые распределяют полученные аналоговые сигналы сегментов на соответствующие устройства выборки и хранения 13.1-13.К, с выходов которых сигналы поступают на формирователь аналогового отчета 14, на выходе которого происходит вывод результата цифро-аналогового преобразования входного N-разрядного двоичного кода. На управляющие входы распределителя N-разрядного входного двоичного кода, коммутаторов выборок двоичного кода, распределителей аналоговых сигналов и устройств выборки и хранения поступают тактовые сигналы с блока управления 15.

Устройство цифро-аналогового преобразования, содержащее распределитель входного N-разрядного двоичного кода, где вход распределителя является входом устройства, цифро-аналоговый преобразователь, блок управления и формирователь аналогового отчета, отличающееся тем, что дополнительно введены K делителей входного N-разрядного двоичного кода на сегменты, имеющих М выходов, где М=K, K коммутаторов сегментов, K-1 цифро-аналоговых преобразователей, К распределителей аналоговых сигналов, K устройств выборки и хранения, при этом k-й выход распределителя соединен с входом соответствующего делителя входного N-разрядного двоичного кода, где k=1…K, m-й выход K-го делителя соединен с K-м входом m-го коммутатора сегментов, выход которого соединен с входом соответствующего ЦАП, выход K-го ЦАП соединен с входом соответствующего распределителя аналоговых сигналов, m-й выход K-го распределителя соединен с K-м входом m-го устройства выборки и хранения, выход которого соединен с соответствующим входом формирователя аналогового отчета, выход блока управления соединен с управляющими входами распределителя входного N-разрядного двоичного кода, делителей входного N-разрядного двоичного кода на сегменты, коммутаторов сегментов, распределителей аналоговых сигналов, устройств выборки и хранения и формирователя аналогового отчета.