Устройство и способ для отображения и обратного отображения сигналов в системе связи с использованием кода с малой плотностью проверок на четность

Изобретение относится к передаче данных и предназначено для отображения и обратного отображения сигнала в системе, использующей код с малой плотностью проверок на четность (LDPC). Технический результат – минимизация вероятности ошибок символа QAM. В данном способе биты LDPC-кодового слова записываются по столбцам и считываются по строкам, подпотоки генерируются посредством демультиплексирования считанных битов с использованием схемы демультиплексирования, и биты, включенные в каждый из подпотоков, отображаются в символы в группе сигналов, при этом схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков. 10 н.п. ф-лы, 22 ил., 2 табл.

 

УРОВЕНЬ ТЕХНИКИ ИЗОБРЕТЕНИЯ

Настоящее изобретение относится к устройству и способу для отображения и обратного отображения сигналов в системе, использующей код с малой плотностью проверок на четность (LDPC).

Описание связанного уровня техники

В системе связи эффективность линии связи может быть значительно снижена посредством шума, затухания и межсимвольных помех (ISI) канала. Вследствие этого, система связи следующего поколения активно рассматривает использование LDPC-кодов в качестве кодов коррекции ошибок.

Фиг.1 иллюстрирует традиционную операцию LDPC-кодирования. Ссылаясь на фиг.1, LDPC-кодер 110 кодирует вектор информационного слова с длиной K_ldpc, I={i₀, i₁, ..., i_Kldpc-1} в вектор Λ ={i₀, i₁, ..., i_Kldpc-1, ρ₀, ρ₁, ..., ρ_{Nldpc-Kldpc-1}} LDPC-кодового слова. Вектор информационного слова включает в себя K_ldpc информационных битов. То есть, каждый элемент вектора I={i₀, i₁, ..., i_Kldpc-1} информационного слова является информационным битом.

LDPC-кодер 110 генерирует вектор четности с длиной N_ldpc-K_ldpc, {ρ₀, ρ₁, ..., ρ_{Nldpc-Kldpc-1}} с использованием матрицы проверки на четность, имеющей N_ldpc столбцов, и генерирует LDPC-код, т.е., вектор Λ ={i₀, i₁, ..., i_Kldpc-1, ρ₀, ρ₁, ..., ρ_{Nldpc-Kldpc-1}} LDPC-кодового слова, с использованием вектора информационного слова и вектора четности.

Вместе с растущими потребностями в высокоскоростной передаче данных и разработке аппаратного обеспечения, система связи будущего поколения активно рассматривает использование квадратурной амплитудной модуляции (QAM), которая является превосходной в том, что касается эффективности частот. В QAM разные биты модуляции, включенные в один символ QAM, имеют разные вероятности ошибок.

Способность коррекции ошибок для каждого бита LDPC-кодового слова, включенного в вектор LDPC-кодового слова, определяется согласно степени переменного узла, соответствующего биту LDPC-кодового слова.

Следовательно, даже если используется одинаковый LDPC-код, вероятность ошибок символа QAM варьируется в зависимости от битов модуляции символа QAM, в которые отображаются биты LDPC-кодового слова. Соответственно, существует необходимость в методе для отображения битов LDPC-кодового слова в биты модуляции символа QAM, который минимизирует вероятность ошибок символа QAM.

СУЩНОСТЬ ИЗОБРЕТЕНИЯ

Соответственно, варианты осуществления настоящего изобретения выполнены для решения по меньшей мере проблем и/или недостатков, описанных выше, и для предоставления по меньшей мере преимуществ, описанных ниже.

Аспект настоящего изобретения служит для предоставления устройства или способа для отображения и обратного отображения сигналов в системе, использующей LDPC-код.

Другой аспект настоящего изобретения служит для предоставления устройства или способа для отображения и обратного отображения между LDPC-кодовыми словами и символами QAM в системе, использующей LDPC-код.

В соответствии с аспектом настоящего изобретения, передатчик сигнала предоставлен для использования в системе, использующей LDPC-код. Переданный сигнал включает в себя перемежитель, который записывает биты LDPC-кодового слова по столбцам и считывает записанные биты LDPC-кодового слова по строкам, демультиплексор, который генерирует подпотоки посредством демультиплексирования считанных битов с использованием схемы демультиплексирования, и блок отображения символов, который отображает биты, включенные в каждый из подпотоков, в символы в сигнальном созвездии, при этом схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков.

В соответствии с другим аспектом настоящего изобретения приемник сигналов предоставляется для использования в системе, использующей LDPC-код. Приемник сигналов включает в себя мультиплексор, который мультиплексирует подпотоки с использованием схемы мультиплексирования, обратный перемежитель, который обратно перемежает мультиплексированные биты, и LDPC-декодер, который генерирует биты LDPC-кодового слова посредством LDPC-декодирования обратно перемеженных битов, при этом схема мультиплексирования определяется в соответствии со схемой демультиплексирования, используемой в передатчике сигналов, и схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков.

В соответствии с другим аспектом настоящего изобретения, способ отображения сигналов предоставляется для передатчика сигналов в системе, использующей LDPC-код. В данном способе, биты LDPC-кодового слова записываются по столбцам и считываются по строкам, подпотоки генерируются посредством демультиплексирования считанных битов с использованием схемы демультиплексирования, и биты, включенные в каждый из подпотоков, отображаются в символы в сигнальном созвездии, при этом схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков.

В соответствии с другим аспектом настоящего изобретения способ обратного отображения сигналов предоставляется для приемника сигналов в системе, использующей LDPC-код. В данном способе подпотоки мультиплексируются с использованием схемы мультиплексирования, мультиплексированные биты обратно перемежаются, и биты LDPC-кодового слова генерируются посредством LDPC-декодирования обратно перемеженных битов, при этом схема мультиплексирования определяется в соответствии со схемой демультиплексирования, используемой в передатчике сигналов, и схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова, и числом подпотоков.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ

Вышеописанные и другие аспекты, признаки и преимущества определенных вариантов осуществления настоящего изобретения станут более очевидны из следующего подробного описания, взятого совместно с сопутствующими чертежами, в которых:

Фиг.1 иллюстрирует традиционную операцию LDPC-кодирования;

Фиг.2 является блок-схемой, иллюстрирующей передатчик сигналов в системе, использующей LDPC-код согласно варианту осуществления настоящего изобретения;

Фиг.3 иллюстрирует сигнальное созвездие с 16-арной QAM (16-QAM) согласно варианту осуществления настоящего изобретения;

Фиг.4 иллюстрирует сигнальное созвездие с 64-арной QAM (64-QAM) согласно варианту осуществления настоящего изобретения;

Фиг.5 иллюстрирует сигнальное созвездие с 256-арной QAM (256-QAM) согласно варианту осуществления настоящего изобретения;

Фиг.6 иллюстрирует операцию перемежителя, проиллюстрированного на фиг.2, согласно варианту осуществления настоящего изобретения;

Фиг.7 иллюстрирует операцию блока демультиплексора (DEMUX), проиллюстрированного на фиг.2, согласно варианту осуществления настоящего изобретения;

Фиг.8 иллюстрирует операцию блока DEMUX, когда используется N_ldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения;

Фиг.9 иллюстрирует операцию блока DEMUX, когда используется N_ldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения;

Фиг.10 иллюстрирует другую операцию блока DEMUX, когда используется N_ldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения;

Фиг.11 иллюстрирует другую операцию блока DEMUX, когда используется N_ldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения;

Фиг.12 иллюстрирует другую операцию блока DEMUX, когда используется N_ldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения;

Фиг.13 иллюстрирует другую операцию блока DEMUX, когда используется N_ldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения;

Фиг.14 иллюстрирует дополнительную операцию блока DEMUX, когда используется N_ldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения;

Фиг.15 иллюстрирует операцию блока DEMUX, когда используется N_ldpc=16200 и 256-QAM, согласно варианту осуществления настоящего изобретения;

Фиг.16 иллюстрирует операцию блока DEMUX, когда используется N_ldpc=16200 и 256-QAM, согласно варианту осуществления настоящего изобретения;

Фиг.17 является блок-схемой, иллюстрирующей приемник сигналов в системе, использующей LDPC-код, согласно варианту осуществления настоящего изобретения;

Фиг.18 является блок-схемой, иллюстрирующей блок демультиплексора (DEMUX) на фиг.2, согласно варианту осуществления настоящего изобретения; и

Фиг.19 является блок-схемой, иллюстрирующей блок мультиплексора (MUX) на фиг.17, согласно варианту осуществления настоящего изобретения.

На чертежах одинаковые ссылочные номера следует понимать как ссылающиеся на одни и те же элементы, признаки и структуры.

ПОДРОБНОЕ ОПИСАНИЕ ВАРИАНТОВ ОСУЩЕСТВЛЕНИЯ ДАННОГО ИЗОБРЕТЕНИЯ

Различные варианты осуществления настоящего изобретения теперь будут подробно описаны со ссылкой на сопутствующие чертежи. В следующем описании, конкретные подробности, такие как подробные конфигурация и компоненты, предоставляются лишь для помощи в общем понимании этих вариантов осуществления настоящего изобретения. Вследствие этого, специалисты в данной области техники должны осознавать, что различные изменения и модификации вариантов осуществления, описанных в настоящем документе, могут быть сделаны без отступления от объема и сущности настоящего изобретения. К тому же, описания общеизвестных функций и конструкций опущены для ясности и краткости.

В соответствии с вариантом осуществления настоящего изобретения, устройство и способ предоставляются для отображения и обратного отображения сигналов в системе, использующей LDPC-код.

В соответствии с другим вариантом осуществления настоящего изобретения, устройство и способ предоставляются для отображения и обратного отображения между LDPC-кодовыми словами и символами QAM.

Следующее описание настоящего изобретения предоставлено для систем, использующих LDPC-коды, например, вещательных систем, таких как системы следующего поколения (NGH) цифрового видеовещания на портативные устройства (DVB), или систем связи, таких как транспортировка медиаданных (MMT) экспертной группы по кинематографии (MPEG), усовершенствованная система пакетной передачи данных (EPS), проект долгосрочного развития (LTE), и 802.16m института инженеров по электротехнике и радиоэлектронике (IEEE).

Хотя настоящее изобретение описано в контексте LDPC-кода и схем QAM-модуляции, следует ясно понимать, что устройство и способ настоящего изобретения также применимы к другим кодам и другим схемам модуляции.

Фиг.2 является блок-схемой, иллюстрирующей передатчик сигналов в системе, использующей LDPC-код, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.2, передатчик сигналов включает в себя LDPC-кодер 210, препроцессор 220, перемежитель 230, блок 240 DEMUX и блок 250 отображения символов.

LDPC-кодер 210 генерирует вектор {ρ₀, ρ₁, ..., ρ_Nldpc-Kldpc-1} четности, включающий в себя N_ldpc-K_ldpc битов четности, и затем вектор LDPC-кодового слова с длиной N_ldpc посредством кодирования вектора I={i₀, i₁, ..., i_Kldpc-1} информационного слова. Препроцессор 220 генерирует вектор U={μ₀, μ₁, ..., μ_Nldpc} посредством предварительной обработки вектора Λ LDPC-кодового слова, принятого от LDPC-кодера 210, с использованием предварительно определенной схемы предварительной обработки. В качестве альтернативы препроцессор 220 может быть опущен или его функции могут быть включены в перемежитель 230. Подробное описание схемы предварительной обработки здесь не предоставлено.

Перемежитель 230 записывает вектор U, принятый от препроцессора 220, по столбцам в Nc столбцов и считывает вектор U по строкам, таким образом выводя вектор V={ν₀, ν₁, ..., ν_Nldpc-1} в блок 240 DEMUX. Блок 240 DEMUX демультиплексирует вектор V в N_substreams подпотоков B_i={b_i,0, b_i,1, ..., b_i,Nldpc/N_substreams-1}(i=0,1, ..., N_substreams-1), причем каждый имеет Nc битов. Для ввода битов каждого из N_substreams подпотоков блок 250 отображения символов генерирует слово ячейки с длиной ηMOD, ┌y₀, y₁, ..., y_μMOD-1┐ и отображает слово ячейки в сигнальные точке в сигнальном созвездии, тем самым производя символ Z. Здесь ηMOD является делителем N_substreams.

Фиг.3, 4, и 5 иллюстрируют взаимосвязи отображения между словами ячеек и группами сигналов при 16-QAM, 64-QAM и 256-QAM, соответственно, согласно вариантам осуществления настоящего изобретения.

Фиг.6 иллюстрирует операцию перемежителя 230, проиллюстрированного на фиг.2, согласно варианту осуществления настоящего изобретения. Конкретно, на фиг.6, предположено, что перемежитель 230 имеет Nc строк × N_ldpc/Nc столбцов.

Если N_ldpc=16200, число строк Nr и число столбцов Nc задаются для 16-QAM и 64-QAM как показано в таблице 1.

Таблица 1
Схема модуляции	Nr	Nc
16-QAM	8100	8
64-QAM	5400	12

Перемежитель 230 последовательно записывает принятый вектор U по столбцам в Nc столбцов и считывает записанный вектор по строкам. Здесь, первое положение хранения каждого столбца может быть сдвинуто на параметр tc кручения. Параметр tc кручения может иметь значения, показанные в таблице 2 для 16-QAM и 64-QAM, когда N_ldpc=16200, например.

Таблица 2
Схема модуляции	Nc	Tc
столбец 0	1	2	3	4	5	6	7	8	9	10	11
16-QAM	8	0	0	0	1	7	20	20	21	-	-	-	-
64-QAM	12	0	0	0	2	2	2	3	3	3	6	7	7

Фиг.7 иллюстрирует операцию блока DEMUX, проиллюстрированного на фиг.2, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.7, операция блока 240 DEMUX может быть выражена как взаимосвязь между V_i(i=0, 1, ..., N_ldpc-1) и b_j(j=0,1, ..., N_substreams-1), которая может быть расширена по тому же правилу, если N_ldpc является кратным N_substreams.

Фиг.8 иллюстрирует операцию блока 240 DEMUX, когда используется N_ldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.8, предполагая N_substreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b2, бит v1 в b4, бит v2 в бит b5, бит v3 в бит b0, бит v4 в бит b7, бит v5 в бит b1, бит v6 в b3, и бит v7 в бит b6.

Фиг.9 иллюстрирует операцию блока 240 DEMUX, когда используется N_ldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.9, предполагая N_substreams=12, блок 240 DEMUX отображает входные биты с v0 по v11 в выходные биты с b0 по b11. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b0, бит v2 в бит b1, бит v3 в бит b6, бит v4 в бит b2, бит v5 в бит b3, бит v6 в b8, бит v7 в бит b9, бит v8 в бит b7, бит v9 в бит b5, бит v10 в бит b10, и бит v11 в бит b11.

Фиг.10 иллюстрирует другую операцию блока 240 DEMUX, когда используется N_ldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.10, предполагая N_substreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b2, бит v1 в b4, бит v2 в бит b5, бит v3 в бит b1, бит v4 в бит b6, бит v5 в бит b0, бит v6 в b7, и бит v7 в бит b3.

Фиг.11 иллюстрирует другую операцию блока 240 DEMUX, когда используется N_ldpc=16200 и 16-QAM, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.11, предполагая N_substreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b2, бит v1 в b0, бит v2 в бит b1, бит v3 в бит b3, бит v4 в бит b6, бит v5 в бит b4, бит v6 в b7, и бит v7 в бит b5.

Фиг.12 иллюстрирует другую операцию блока 240 DEMUX, когда используется N_ldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.12, предполагая N_substreams=12, блок 240 DEMUX отображает входные биты с v0 по v11 в выходные биты с b0 по b11. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b2, бит v2 в бит b0, бит v3 в бит b5, бит v4 в бит b6, бит v5 в бит b1, бит v6 в b3, бит v7 в бит b7, бит v8 в бит b8, бит v9 в бит b9, бит v10 в бит b10, и бит v11 в бит b11.

Фиг.13 иллюстрирует другую операцию блока 240 DEMUX, когда используется N_ldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.13, предполагая N_substreams=12, блок 240 DEMUX отображает входные биты с v0 по v11 в выходные биты с b0 по b11. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b0, бит v2 в бит b1, бит v3 в бит b6, бит v4 в бит b2, бит v5 в бит b3, бит v6 в b5, бит v7 в бит b8, бит v8 в бит b7, бит v9 в бит b10, бит v10 в бит b9, и бит v11 в бит b11.

Фиг.14 иллюстрирует другую операцию блока 240 DEMUX, когда используется N_ldpc=16200 и 64-QAM, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.14, предполагая N_substreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b2, бит v1 в b0, бит v2 в бит b4, бит v3 в бит b1, бит v4 в бит b6, бит v5 в бит b5, бит v6 в b7, и бит v7 в бит b3.

Фиг.15 иллюстрирует операцию блока 240 DEMUX, когда используется N_ldpc=16200 и 256-QAM, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.15, предполагая N_substreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b0, бит v2 в бит b1, бит v3 в бит b2, бит v4 в бит b5, бит v5 в бит b3, бит v6 в b6, и бит v7 в бит b7.

Фиг.16 иллюстрирует другую операцию блока 240 DEMUX, когда используется N_ldpc=16200 и 256-QAM, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.16, предполагая N_substreams=8, блок 240 DEMUX отображает входные биты с v0 по v7 в выходные биты с b0 по b7. Конкретно, блок 240 DEMUX отображает бит v0 в бит b4, бит v1 в b0, бит v2 в бит b5, бит v3 в бит b1, бит v4 в бит b2, бит v5 в бит b3, бит v6 в b6, и бит v7 в бит b7.

Как описано выше, в соответствии с вариантами осуществления настоящего изобретения, блок DEMUX предоставляет биты LDPC-кодового слова блоку отображения символов согласно предварительно определенному правилу отображения. Вследствие этого, когда биты LDPC-кодового слова отображаются в символы (например, символы в группе QAM-сигналов), символы имеют разные характеристики согласно разным правилам отображения.

Фиг.17 является блок-схемой, иллюстрирующей приемник сигналов в системе использующей LDPC-код согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.17, приемник сигналов включает в себя вычислитель 1710 метрики битов, блок 1720 MUX, обратный перемежитель 1730, постпроцессор 1740 и LDPC-декодер 1750.

После приема вектора символа с длиной N_ldpc/ηMOD , R={r₀, r₁, ..., r_Nldpc/η_MOD-1}, калькулятор 1710 метрики битов оценивает _i={_i,0, _i,1, ..., _i,Nldpc/N_substreams-1} (i=0,1, ..., N_substreams-1) N_substreams подпотоков B_i={b_i,0, b_i,1, ..., b_i,Nldpc/N_substreams-1} (i=0,1, ..., N_substreams-1). Метрики битов используются для декодирования LDPC-кода. Например, логарифмические отношения правдоподобия (LLR) могут быть использованы в качестве метрик битов.

Блок 1720 MUX генерирует оценку вектора метрики бита с длиной N_ldpc, ={₀, ₁, ..., _Nldpc-1} посредством мультиплексирования оценок _i, i=0, 1, ...,N_substreams-1 метрик битов принятых от вычислителя 1710 метрики битов. Обратный перемежитель 1730 обратно перемежает оценку вектора метрики бита с использованием схемы обратного перемежения, соответствующей схеме перемежения, используемой в передатчике сигналов, тем самым производя оценку ={₀, ₁, ..., _Nldpc-1} вектора метрики бита для U={μ₀, μ₁, ..., μ_Nldpc-1}.

Постпроцессор 1740 генерирует оценку ={₀, ₁, ..., _Kldpc-1, ₀, ₁, ..., _{Nldpc-Kldpc-1}} вектора метрики бита переданного LDPC-кодового слова Λ={i₀, i₁, ..., i_Kldpc-1, ρ₀, ρ₁, ..., ρ_{Nldpc-Kldpc-1}} посредством обработки оценки вектора метрики бита ={₀, ₁, ..., _Nldpc-1} с использованием схемы постобработки, соответствующей схеме предварительной обработки, используемой в препроцессоре передатчика сигналов, т.е., препроцессоре 220, проиллюстрированном на фиг.2. LDPC-декодер 1740 декодирует вектор метрики бита посредством LDPC-декодирования, тем самым генерируя оценку ={₀, ₁, ..., _Kldpc-1} вектора I={i₀, i₁, ..., i_Kldpc-1} информационного слова.

Фиг.18 является блок-схемой, иллюстрирующей блок 240 DEMUX, проиллюстрированный на фиг.2, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.18, блок 240 DEMUX включает в себя DEMUX 1811 и генератор 1813 сигнала выбора.

DEMUX 1811 генерирует N_substreams подпотоков из вектора V, принятого из перемежителя 230, с использованием сигналов выбора, принятых из генератора 1813 сигнала выбора. Генератор 1813 сигнала выбора определяет подпоток, которому должен быть назначен каждый бит вектора V, и затем выводит сигнал выбора посредством считывания значения, хранящегося в хранилище, например, памяти, или генерирования сигнала с использованием предварительно определенного правила. Вывод сигнала выбора из генератора 1813 сигнала выбора определяется согласно типу, длине кодового слова, кодовой скорости и схеме модуляции кода коррекции ошибок, используемой в данной системе. Сигнал выбора является важным фактором, который влияет на способность коррекции ошибок системы.

Фиг.19 является блок-схемой, иллюстрирующей блок 1720 MUX, проиллюстрированный на фиг.17, согласно варианту осуществления настоящего изобретения.

Ссылаясь на фиг.19, блок 1720 MUX включает в себя MUX 1911 и генератор 1913 сигнала выбора. MUX 1911 выводит оценку перемеженного кодового слова из N_substreams подпотоков с использованием сигналов выбора, принятых из генератора 1913 сигнала выбора. Генератор 1913 сигнала выбора определяет подпоток, из которого получен каждый бит оцененного перемеженного кодового слова. Генератор 1913 сигнала выбора выводит сигнал выбора посредством считывания значения, хранящегося в памяти, или генерирования сигнала с использованием предварительно определенного правила. Блок 1720 MUX выполняет мультиплексирование с использованием манеры, соответствующей демультиплексированию блока 240 DEMUX, как проиллюстрировано на фиг.2.

Как очевидно из описания выше, различные варианты осуществления настоящего изобретения могут минимизировать вероятность ошибок системы использующей LDPC-код, и таким образом, улучшить общую производительность системы посредством обеспечения возможности отображения битов LDPC-кодового слова в символы модуляции согласно используемой схеме модуляции.

Хотя настоящее изобретение было конкретно показано и описано со ссылкой на некоторые варианты его осуществления, специалистам в данной области техники будет понятно, что различные изменения в виде и деталях могут быть сделаны в нем без отступления от сущности и объема настоящего изобретения, как определено следующими пунктами формулы изобретения и их эквивалентами.

1. Способ генерирования подпотоков передатчика сигналов, причем способ генерирования подпотоков содержит этапы, на которых:

записывают биты кодового слова с малой плотностью проверок на четность (LDPC) по столбцам;

считывают записанные биты LDPC-кодового слова по строкам; и

генерируют подпотоки посредством демультиплексирования считанных битов,

при этом, если 64-арная квадратурная амплитудная модуляция (64-QAM) используется в качестве схемы модуляции, и считанные биты с v0 по v11 назначаются 12 подпотокам с b0 по b11, генерирование подпотоков содержит назначение бита v0 биту b4, бита v1 биту b2, бита v2 биту b0, бита v3 биту b5, бита v4 биту b6, бита v5 биту b1, бита v6 биту b3, бита v7 биту b7, бита v8 биту b8, бита v9 биту b9, бита v10 биту b10 и бита v11 биту b11.

2. Способ генерирования подпотоков передатчика сигналов, причем способ генерирования подпотоков содержит этапы, на которых:

записывают биты кодового слова с малой плотностью проверок на четность (LDPC) по столбцам;

считывают записанные биты LDPC-кодового слова по строкам; и

генерируют подпотоки посредством демультиплексирования считанных битов,

при этом, если 64-арная квадратурная амплитудная модуляция (64-QAM) используется в качестве схемы модуляции, и считанные биты с v0 по v11 назначаются 12 подпотокам с b0 по b11, генерирование подпотоков содержит назначение бита v0 биту b4, бита v1 биту b0, бита v2 биту b1, бита v3 биту b6, бита v4 биту b2, бита v5 биту b3, бита v6 биту b5, бита v7 биту b8, бита v8 биту b7, бита v9 биту b10, бита v10 биту b9 и бита v11 биту b11.

3. Способ генерирования подпотоков передатчика сигналов, причем способ генерирования подпотоков содержит этапы, на которых:

записывают биты кодового слова с малой плотностью проверок на четность (LDPC) по столбцам;

считывают записанные биты LDPC-кодового слова по строкам; и

генерируют подпотоки посредством демультиплексирования считанных битов с использованием схемы демультиплексирования,

при этом, если 256-арная квадратурная амплитудная модуляция (256-QAM) используется в качестве схемы модуляции, и считанные биты с v0 по v7 назначаются 8 подпотокам с b0 по b7, генерирование подпотоков содержит назначение бита v0 биту b4, бита v1 биту b0, бита v2 биту b1, бита v3 биту b2, бита v4 биту b5, бита v5 биту b3, бита v6 биту b6 и бита v7 биту b7.

4. Способ генерирования подпотоков передатчика сигналов, причем способ генерирования подпотоков содержит этапы, на которых:

записывают биты кодового слова с малой плотностью проверок на четность (LDPC) по столбцам;

считывают записанные биты LDPC-кодового слова по строкам; и

генерируют подпотоки посредством демультиплексирования считанных битов с использованием схемы демультиплексирования,

при этом, если 256-арная квадратурная амплитудная модуляция (256-QAM) используется в качестве схемы модуляции, и считанные биты с v0 по v7 назначаются 8 подпотокам с b0 по b7, генерирование подпотоков содержит назначение бита v0 биту b4, бита v1 биту b0, бита v2 биту b5, бита v3 биту b1, бита v4 биту b2, бита v5 биту b3, бита v6 биту b6 и бита v7 биту b7.

5. Передатчик сигналов в системе, использующей код с малой плотностью проверок на четность (LDPC), адаптированный для выполнения способа по одному из пп. 1 - 4.

6. Способ работы приемника сигналов, при этом способ работы содержит этапы, на которых:

генерируют обработанные биты посредством обработки подпотоков, которые сгенерированы на основе битов кодового слова с малой плотностью проверок на четность (LDPC),

при этом, если 64-арная квадратурная амплитудная модуляция (64-QAM) используется в качестве схемы модуляции, в передатчике сигналов и 12 подпотоков с b0 по b11 назначаются обработанным битам с v0 по v11, обработка подпотоков содержит назначение бита b0 биту v2, бита b1 биту v5, бита b2 биту v1, бита b3 биту v6, бита b4 биту v0, бита b5 биту v3, бита b6 биту v4, бита b7 биту v7, бита b8 биту v8, бита b9 биту v9, бита b10 биту v10, и бита b11 биту v11.

7. Способ работы приемника сигналов, при этом способ работы содержит этапы, на которых:

генерируют обработанные биты посредством обработки подпотоков, которые сгенерированы на основе битов кодового слова с малой плотностью проверок на четность (LDPC),

при этом, если 64-арная квадратурная амплитудная модуляция (64-QAM) используется в качестве схемы модуляции в передатчике сигналов и 12 подпотоков с b0 по b11 назначаются обработанным битам с v0 по v11, обработка подпотоков содержит назначение бита b0 биту v1, бита b1 биту v2, бита b2 биту v4, бита b3 биту v5, бита b4 биту v0, бита b5 биту v6, бита b6 биту v3, бита b7 биту v8, бита b8 биту v7, бита b9 биту v10, бита b10 биту v9 и бита b11 биту v11.

8. Способ работы приемника сигналов, при этом способ работы содержит этапы, на которых:

генерируют обработанные биты посредством обработки подпотоков, которые сгенерированы на основе битов кодового слова с малой плотностью проверок на четность (LDPC),

при этом, если 256-арная квадратурная амплитудная модуляция (256-QAM) используется в качестве схемы модуляции, в передатчике и 8 подпотоков с b0 по b8 назначаются обработанным битам с v0 по v8, обработка подпотоков содержит назначение бита b0 биту v1, бита b1 биту v2, бита b2 биту v3, бита b3 биту v5, бита b4 биту v0, бита b5 биту v4, бита b6 биту v6 и бита b7 биту v7.

9. Способ работы приемника сигналов, при этом способ работы содержит этапы, на которых:

генерируют обработанные биты посредством обработки подпотоков, которые сгенерированы на основе битов кодового слова с малой плотностью проверок на четность (LDPC),

при этом, если 256-арная квадратурная амплитудная модуляция (256-QAM) используется в качестве схемы модуляции, в передатчике сигналов и 8 подпотоков с b0 по b8 назначаются обработанным битам с v0 по v8, обработка подпотоков содержит назначение бита b0 биту v1, бита b1 биту v3, бита b2 биту v4, бита b3 биту v5, бита b4 биту v0, бита b5 биту v2, бита b6 биту v6 и бита b7 биту v7.

10. Приемник сигналов в системе, использующей код с малой плотностью проверок на четность (LDPC), адаптированный для выполнения способа по одному из пп. 6 - 9.