Параллельный счетчик единичных сигналов

Изобретение относится к вычислительной технике. Технический результат заключается в упрощении схемы параллельного счетчика единичных сигналов при сохранении функциональных возможностей. Параллельный счетчик единичных сигналов содержит семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (11, …, 17), три элемента И (21, 22, 23) и четыре мажоритарных элемента (31, …, 34). 1 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны параллельные счетчики единичных сигналов (патент РФ 2256211, кл. G06F 7/38, 2005 г.; патент РФ 2260204, кл. G06F 5/00, 2005 г.), которые формируют двоичный код числа единичных сигналов входного кортежа (x1, …, x8), где xq ∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных параллельных счетчиков единичных сигналов, относится схемная сложность, обусловленная тем, что наименьшая из цен по Квайну схем упомянутых аналогов равна 60 и их схемная глубина больше 8.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип параллельный счетчик единичных сигналов (патент РФ 2518641, кл. H03K 21/10, 2014 г.), который содержит элементы И, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и формирует двоичный код числа единичных сигналов входного кортежа (x1, …, x8), где xq ∈ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 56 и его схемная глубина равна 6.

Техническим результатом изобретения является упрощение схемы параллельного счетчика единичных сигналов за счет уменьшения ее цены по Квайну и глубины при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в параллельном счетчике единичных сигналов, содержащем семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и три элемента И, первый, второй входы i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым, вторым входами i-го элемента И, особенность заключается в том, что в него дополнительно введены четыре мажоритарных элемента, причем i-й вход j-го , первый, второй входы второго и первый, второй входы третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с i-ым входом (j-3)-го мажоритарного элемента, выходом третьего мажоритарного элемента, выходом седьмого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходом второго элемента И, выходом четвертого мажоритарного элемента, первый, второй, третий входы шестого и первый, второй, третий входы седьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами четвертого, пятого, первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами первого, второго мажоритарных элементов, выходом первого элемента И, а первый, второй входы первого и i-й вход k-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно седьмым, восьмым и (3×k+i-12)-ым входами параллельного счетчика единичных сигналов, первый, второй, третий и четвертый выходы которого соединены соответственно с выходами шестого, второго, третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выходом третьего элемента И.

На чертеже представлена схема предлагаемого параллельного счетчика единичных сигналов.

Параллельный счетчик единичных сигналов содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11, …, 17, элементы И 21, 22, 23 и мажоритарные элементы 31, …, 34, причем i-й вход элемента 1j и первый, второй входы элемента 1i соединены соответственно с i-ым входом элемента 3j-3 и первым, вторым входами элемента 2i, первый, второй входы элемента 12 и первый, второй входы элемента 13 соединены соответственно с выходами элементов 33, 17 и 22, 34, первый, второй, третий входы элемента 16 и первый, второй, третий входы элемента 17 соединены соответственно с выходами элементов 14, 15, 11 и 31, 32, 21, а первый, второй входы элемента 11 и i-й вход элемента являются соответственно седьмым, восьмым и (3×k+i-12)-ым входами параллельного счетчика единичных сигналов, первый, второй, третий и четвертый выходы которого соединены соответственно с выходами элементов 16, 12, 13 и 23.

Работа предлагаемого параллельного счетчика единичных сигналов осуществляется следующим образом. На его первый, …, восьмой входы подаются соответственно подлежащие обработке сигналы x1, …, x8 ∈ {0,1}. В представленных ниже табл. 1 и табл. 2 приведены значения внутренних сигналов y2×r-1, y2×r и y5, y6 предлагаемого счетчика, полученные с учетом работы элементов 1r+3, 3r и 11, 21 для всех возможных наборов значений соответствующих входных сигналов. В табл. 3 указаны значения его выходных сигналов z1, z2, z3, z4, полученные с учетом работы соответствующих элементов для всех возможных наборов значений сигналов y1, …, y6.

Согласно табл. 1, табл. 2 и табл. 3 имеем z10, z21, z32, z43, где β3β2β1β0 есть двоичный код числа единичных сигналов в кортеже (xl, …, x8).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый параллельный счетчик единичных сигналов обладает функциональными возможностями прототипа, при этом его схема проще чем у прототипа, поскольку ее цена по Квайну равна 36 и схемная глубина предлагаемого счетчика равна 4.

Параллельный счетчик единичных сигналов, содержащий семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и три элемента И, причем первый, второй входы i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с первым, вторым входами i-го элемента И, отличающийся тем, что в него дополнительно введены четыре мажоритарных элемента, i-й вход j-го , первый, второй входы второго и первый, второй входы третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с i-м входом (j-3)-го мажоритарного элемента, выходом третьего мажоритарного элемента, выходом седьмого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходом второго элемента И, выходом четвертого мажоритарного элемента, первый, второй, третий входы шестого и первый, второй, третий входы седьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами четвертого, пятого, первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами первого, второго мажоритарных элементов, выходом первого элемента И, а первый, второй входы первого и i-й вход k-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно седьмым, восьмым и (3×k+i-12)-м входами параллельного счетчика единичных сигналов, первый, второй, третий и четвертый выходы которого соединены соответственно с выходами шестого, второго, третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выходом третьего элемента И.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки дискретной информации.

Изобретение относится к вычислительной и импульсной технике и может быть использовано при построении высоконадежных резервированных систем для счета и обработки цифровой информации.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. .

Изобретение относится к вычислительной и импульсной технике и может быть использовано в системах счета и обработки цифровой информации. .

Изобретение относится к устройствам формирования частотных сигналов и может быть использовано в телеметрических системах. .

Изобретение относится к вычислительной технике и может быть использовано как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода разности трех двоичных чисел, задаваемых двоичными сигналами, и формирования бита, определяющего ее знак, а также уменьшение схемной сложности устройства.

Изобретение относится к вычислительной технике и может быть использовано для выполнения операции (A+B)mod3, где А, В∈{00, 01, 10} есть двухразрядные двоичные числа, задаваемые двоичными сигналами.

Изобретение относится к вычислительной технике. Технический результат заключается в повышении скорости выполнения арифметических операций.

Устройство предназначено для обработки двоичных чисел, задаваемых двоичными сигналами, и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации.

Устройство предназначено для выполнения операции (X+Y) mod 5, где X,Y∈{000, …, 100} есть трехразрядные двоичные числа, задаваемые двоичными сигналами, и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации.

Группа изобретений относится к области вычислительной техники и может быть использована для выполнения арифметики с обфускацией в коммутативном кольце. Техническим результатом является повышение защищенности.

Изобретение относится к вычислительной технике и может быть использовано в цифросигнальных процессорах. Техническим результатом является снижение потребляемой мощности, упрощение конструкции и повышение быстродействия.

Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных комбинационных и вычислительных устройств, систем цифровой обработки информации, в первую очередь - в качестве элементов первого каскада дерева Уоллеса умножителей.

Изобретение относится к вычислительной технике. Технический результат – повышение надежности и уменьшение массогабаритных показателей.

Изобретение относится к вычислительной технике. Технический результат – повышение надежности и уменьшение массогабаритных показателей.

Изобретение относится к области информационных технологий и предназначено для агрегирования и преобразования данных. Технический результат заключается в реализации заявленным изобретением указанного назначения, а именно реализация агрегирования и преобразования данных по отдельным свойствам каждого информационного объекта.

Изобретение относится к вычислительной технике. Технический результат заключается в упрощении схемы параллельного счетчика единичных сигналов при сохранении функциональных возможностей. Параллельный счетчик единичных сигналов содержит семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента И и четыре мажоритарных элемента. 1 ил.

Наверх