Токовый пороговый логический элемент "равнозначность"
Владельцы патента RU 2712412:
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) (RU)
Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в быстродействующих аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков. Технический результат заключается в повышении быстродействия устройств преобразования информации. Предложено схемное решение, обеспечивающее токовый пороговый логический элемент «Равнозначность», в котором внутреннее преобразование информации производится в токовой форме сигналов и результат преобразования сигналов независим от погрешностей преобразования в пределах 0,5 кванта тока I0. 1 табл., 4 ил.
Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.
В различных вычислительных и управляющих системах широко используются логические элементы «Равнозначность» (ЛЭ), реализованные на основе эмиттерно-связанной логики [1-9], работающие по законам булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами.
В работе [10], а также монографиях соавтора настоящей заявки [11-12] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока I0. Заявляемое устройство «Равнозначность» относится к этому типу логических элементов.
Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5.742.154 («Multi-stage current feedback amplifier», МПК H03F 3/30, 1998 г.). Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, причем эмиттеры первого 4 и третьего 7 входных транзисторов объединены, эмиттеры второго 5 и четвертого 8 входных транзисторов объединены, первое 10 токовое зеркало согласовано с первой 11 шиной источника питания и его выход связан с выходом 3 устройства, второе 12 токовое зеркало согласовано со второй 13 шиной источника питания и содержит выход 14, вспомогательный 15 источник опорного тока.
Существенный недостаток известного логического элемента состоит в том, что он не предоставляет возможность работы с токовыми пороговыми сигналами, что в конечном итоге приводит к снижению его быстродействия. Это не позволяет создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов. В первую очередь это связано с тем, что известная схема имеет погрешности преобразования сигналов, происходящие на каждой операции, эти погрешности неизбежно суммируются в выходном сигнале и могут приводить к заметным общим отклонениям от уровней опорных сигналов. Применение пороговых функций и соответствующих им пороговых элементов, кроме реализации заданной логической функции, обеспечивает масштабирование и нормализацию уровней выходных сигналов, и тем самым устраняет все погрешности сигналов, возникающие до порогового элемента.
Основная задача предлагаемого изобретения состоит в создании логического элемента «Равнозначность», в котором внутреннее преобразование информации производится в токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [11-12].
Поставленная задача решается тем, что в логическом элементе (фиг.1), содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, причем эмиттеры первого 4 и третьего 7 входных транзисторов объединены, эмиттеры второго 5 и четвертого 8 входных транзисторов объединены, первое 10 токовое зеркало согласовано с первой 11 шиной источника питания и его выход связан с выходом 3 устройства, второе 12 токовое зеркало согласовано со второй 13 шиной источника питания и содержит выход 14, вспомогательный 15 источник опорного тока, предусмотрены новые элементы и связи – второе 12 токовое зеркало содержит дополнительный 16 выход, в схему введены первый 17, второй 18 и третий 19 дополнительные источники опорного тока, первый 20, второй 21, третий 22 и четвертый 23 дополнительные транзисторы, первый 24 и второй 25 дополнительные источники напряжения смещения, первый 1 и второй 2 входы устройства подключены ко входу второго 12 токового зеркала, выход 14 второго 12 токового зеркала согласован с первой 11 шиной источника питания через вспомогательный 15 источник опорного тока и соединён с объединёнными эмиттерами второго 5 и четвертого 8 входных транзисторов, а также базой третьего 22 дополнительного транзистора, база четвертого 23 дополнительного транзистора подключена ко второму 25 дополнительному источнику напряжения смещения, эмиттеры третьего 22 и четвертого 23 дополнительных транзисторов объединены и согласованы со второй 13 шиной источника питания через третий 19 дополнительный источник опорного тока, дополнительный 16 выход второго 12 токового зеркала согласован с первой 11 шиной источника питания через первый 17 дополнительный источник опорного тока и соединён с объединёнными эмиттерами первого 4 и третьего 7 входных транзисторов, а также базой первого 20 дополнительного транзистора, база второго 21 дополнительного транзистора подключена к первому 24 дополнительному источнику напряжения смещения, эмиттеры первого 20 и второго 21 дополнительных транзисторов объединены и согласованы со второй 13 шиной источника питания через второй 18 дополнительный источник опорного тока, коллекторы первого 4 и второго 5 входных транзисторов согласованы со второй 13 шиной источника питания, коллекторы третьего 7 и четвертого 8 входных, а также второго 21 и третьего 22 дополнительных транзисторов согласованы с первой 11 шиной источника питания, коллекторы первого 20 и четвертого 23 дополнительных транзисторов объединены и подключены ко входу первого 10 токового зеркала.
На чертеже фиг. 1 показана схема прототипа, а на чертеже фиг. 2 –схема заявляемого токового порогового логического элемента «Равнозначность» на биполярных транзисторах в соответствии с формулой изобретения.
На чертеже фиг. 3 представлена схема токового порогового логического элемента «Равнозначность» фиг. 2 в среде компьютерного моделирования Cadence на моделях полевых транзисторов XB06.
На чертеже фиг. 4 приведены осциллограммы входных и выходных сигналов схемы элемента «Равнозначность» фиг. 3.
Токовый пороговый логический элемент «Равнозначность» фиг. 2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 и второй 5 входные транзисторы с объединенными базами, которые подключены к первому 6 источнику напряжения смещения, третий 7 и четвертый 8 входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму 9 источнику напряжения смещения, причем эмиттеры первого 4 и третьего 7 входных транзисторов объединены, эмиттеры второго 5 и четвертого 8 входных транзисторов объединены, первое 10 токовое зеркало согласовано с первой 11 шиной источника питания и его выход связан с выходом 3 устройства, второе 12 токовое зеркало согласовано со второй 13 шиной источника питания и содержит выход 14, вспомогательный 15 источник опорного тока. Второе 12 токовое зеркало содержит дополнительный 16 выход, в схему введены первый 17, второй 18 и третий 19 дополнительные источники опорного тока, первый 20, второй 21, третий 22 и четвертый 23 дополнительные транзисторы, первый 24 и второй 25 дополнительные источники напряжения смещения, первый 1 и второй 2 входы устройства подключены ко входу второго 12 токового зеркала, выход 14 второго 12 токового зеркала согласован с первой 11 шиной источника питания через вспомогательный 15 источник опорного тока и соединён с объединёнными эмиттерами второго 5 и четвертого 8 входных транзисторов, а также базой третьего 22 дополнительного транзистора, база четвертого 23 дополнительного транзистора подключена ко второму 25 дополнительному источнику напряжения смещения, эмиттеры третьего 22 и четвертого 23 дополнительных транзисторов объединены и согласованы со второй 13 шиной источника питания через третий 19 дополнительный источник опорного тока, дополнительный 16 выход второго 12 токового зеркала согласован с первой 11 шиной источника питания через первый 17 дополнительный источник опорного тока и соединён с объединёнными эмиттерами первого 4 и третьего 7 входных транзисторов, а также базой первого 20 дополнительного транзистора, база второго 21 дополнительного транзистора подключена к первому 24 дополнительному источнику напряжения смещения, эмиттеры первого 20 и второго 21 дополнительных транзисторов объединены и согласованы со второй 13 шиной источника питания через второй 18 дополнительный источник опорного тока, коллекторы первого 4 и второго 5 входных транзисторов согласованы со второй 13 шиной источника питания, коллекторы третьего 7 и четвертого 8 входных, а также второго 21 и третьего 22 дополнительных транзисторов согласованы с первой 11 шиной источника питания, коллекторы первого 20 и четвертого 23 дополнительных транзисторов объединены и подключены ко входу первого 10 токового зеркала.
Рассмотрим работу предлагаемой схемы ЛЭ фиг.2.
Функция «Равнозначность» на основе пороговых функций может быть реализована следующим выражением:
y=((x1+x2)<1)+(x1+x2>1). (1)
Для схемотехнической реализации (фиг. 2) вычисляем сумму значений аргументов и с помощью компараторов (ДК) сравниваем со значениями 0,5I0, 1,5I0 т.е. реализуем операции sign((x1+x2 )<0,5I0 ) и sign((x1+x2)>1,5I0),а затем производим суммирование выходных токов ДК.
Таблица истинности функции «Равнозначность»:
| x1 | x2 | y |
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 1 |
Следовательно, первое неравенство дает «1» при нулевых значениях обоих аргументов, а второе неравенство дает «1» при единичных значениях обоих аргументов.
Входные переменные «x1», «x2» суммируются, а эта сумма в виде кванта втекающего тока поступает на вход второго 12 токового зеркала. Выходной сигнал с выхода 14 второго 12 токового зеркала подается на объединённые эмиттеры второго 5 и четвертого 8 входных транзисторов, а также на базу третьего 22 дополнительного входного транзистора, где вычитается втекающий ток вспомогательного 15 источника опорного тока. Режимы работы второго 5 и четвертого 8 входных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Третий 22 и четвертый 23 дополнительные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу третьего 22 дополнительного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной (x1+x2) c пороговым уровнем 1,5I0. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I0. При положительной разности сигналов (x1+x2)– 1,5 ток третьего 19 дополнительного источника опорного тока через коллектор четвертого 23 дополнительного транзистора в виде кванта тока подается на вход первого 10 токового зеркала. Выходной сигнал с дополнительного 16 выхода второго 12 токового зеркала подается на объединённые эмиттеры первого 4 и третьего 7 входных транзисторов, а также на базу первого 20 дополнительного входного транзистора, где вычитается втекающий ток первого 17 дополнительного источника опорного тока. Режимы работы первого 4 и третьего 7 входных транзисторов задаются значениями напряжений первого 6 и второго 9 источников напряжения смещения. Первый 20 и второй 21 дополнительные транзисторы образуют дифференциальный каскад (ДК), переключение коллекторных токов этих транзисторов определяется сигналом, поступающим на базу первого 20 дополнительного транзистора. ДК в данном случае выполняет функции порогового элемента, выполняя сравнение переменной (x1+x2) c пороговым уровнем 0,5I0. Выбор такого порогового уровня обеспечивает независимость результатов преобразования сигналов от погрешностей преобразования в пределах 0,5 кванта тока I0. При отрицательной разности сигналов (x1+x2)–0,5 ток второго 18 дополнительного источника опорного тока через коллектор второго 21 дополнительного транзистора в виде кванта тока подается на первое 10 токовое зеркало, где суммируется с квантом тока с коллектора четвертого 23 дополнительного транзистора и преобразуется в равный ему втекающий ток, а затем передаётся на выход 3 устройства.
Показанные на фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.
Таким образом, рассмотренное схемотехническое решение токового порогового логического элемента «Равнозначность» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент US 5.742.154, 1998 г.
2. Патент US 6.680.625, 2004 г.
3. Патент SU 826566, 1981 г.
4. Патент SU 1621164, 1991 г.
5. Патент US 6.573.758, 2003 г.
6. Патент US 5.155.387, 1992 г.
7. Патент US 4.713.790, 1987 г.
8. Патент US 5.583.456, 1996 г.
9. Патент SU 1262721, 1986 г.
10. Малюгин В. Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.
11. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. – Таганрог: ТРТУ, 2001. – 147с.
12. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог. – ТРТУ, 2004 г., 118 с.
Токовый пороговый логический элемент «Равнозначность», содержащий первый (1) и второй (2) входы устройства, выход (3) устройства, первый (4) и второй (5) входные транзисторы с объединенными базами, которые подключены к первому (6) источнику напряжения смещения, третий (7) и четвертый (8) входные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (9) источнику напряжения смещения, причем эмиттеры первого (4) и третьего (7) входных транзисторов объединены, эмиттеры второго (5) и четвертого (8) входных транзисторов объединены, первое (10) токовое зеркало согласовано с первой (11) шиной источника питания и его выход связан с выходом (3) устройства, второе (12) токовое зеркало согласовано со второй (13) шиной источника питания и содержит выход (14), вспомогательный (15) источник опорного тока, отличающийся тем, что второе (12) токовое зеркало содержит дополнительный (16) выход, в схему введены первый (17), второй (18) и третий (19) дополнительные источники опорного тока, первый (20), второй (21), третий (22) и четвертый (23) дополнительные транзисторы, первый (24) и второй (25) дополнительные источники напряжения смещения, первый (1) и второй (2) входы устройства подключены ко входу второго (12) токового зеркала, выход (14) второго (12) токового зеркала согласован с первой (11) шиной источника питания через вспомогательный (15) источник опорного тока и соединён с объединёнными эмиттерами второго (5) и четвертого (8) входных транзисторов, а также базой третьего (22) дополнительного транзистора, база четвертого (23) дополнительного транзистора подключена ко второму (25) дополнительному источнику напряжения смещения, эмиттеры третьего (22) и четвертого (23) дополнительных транзисторов объединены и согласованы со второй (13) шиной источника питания через третий (19) дополнительный источник опорного тока, дополнительный (16) выход второго (12) токового зеркала согласован с первой (11) шиной источника питания через первый (17) дополнительный источник опорного тока и соединён с объединёнными эмиттерами первого (4) и третьего (7) входных транзисторов, а также базой первого (20) дополнительного транзистора, база второго (21) дополнительного транзистора подключена к первому (24) дополнительному источнику напряжения смещения, эмиттеры первого (20) и второго (21) дополнительных транзисторов объединены и согласованы со второй (13) шиной источника питания через второй (18) дополнительный источник опорного тока, коллекторы первого (4) и второго (5) входных транзисторов согласованы со второй (13) шиной источника питания, коллекторы третьего (7) и четвертого (8) входных, а также второго (21) и третьего (22) дополнительных транзисторов согласованы с первой (11) шиной источника питания, коллекторы первого (20) и четвертого (23) дополнительных транзисторов объединены и подключены ко входу первого (10) токового зеркала.
