Триггерный логический элемент и на полевых транзисторах

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике и может быть использовано в блоках вычислительной техники, построенных на логических элементах. Техническим результатом является повышение нагрузочной способности триггерного логического элемента И на полевых транзисторах. Устройство содержит четыре полевых транзистора, пять резисторов и источник питающего постоянного напряжения. 2 ил.

 

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть применено в блоках вычислительной техники, построенных на логических элементах.

Известна схема, реализирующая логическую операцию И [1 Опадчий Ю.Ф., Глудкин О.П., Гуров А.И. Аналоговая и цифровая электроника. - М.: Горячая линия - Телеком, 2003, стр. 515, рис. 14.8, а], содержащая три логических элемента и источник питающего постоянного напряжения. При реализации двухвходового варианта логических элементов на полевых транзисторах она состоит из девяти полевых транзисторов и источника питающего постоянного напряжения [2 Гольденберг Л.М. Импульсные и цифровые устройства. - М.: Связь, 1973, стр. 185, рис. 2.61, а].

Недостаток её заключается в том, что у неё малая нагрузочная способность, т.к. сила электрического тока внешней нагрузки определяется силой электрического тока одного полевого транзистора. Если бы удалось получить, что сила тока нагрузки равнялась сумме токов двух и более транзисторов, то это повысило бы нагрузочную способность приведённой схемы.

Наиболее близкой по технической сущности и достигаемому результату является выбранная в качестве прототипа схема, реализующая логическую операцию И [1, стр. 516, рис. 14.9, б], содержащая два логических элемента И-НЕ и источник питающего постоянного напряжения. При реализации двухвходового варианта логических элементов на полевых транзисторах она включает в себя шесть полевых транзисторов и источник питающего постоянного напряжения. [2, стр. 185, рис. 2.61, б].

Недостаток её заключается в том, что у неё малая нагрузочная способность, т.к. сила электрического тока внешней нагрузки определяется силой тока одного полевого транзистора. Если бы удалось получить, что сила тока нагрузки равнялась сумме силы токов двух транзисторов, то это повысило бы нагрузочную способность обсуждаемой схемы.

Задача, на решение которой направлено изобретение, состоит в повышении нагрузочной способности триггерного логического элемента И на полевых транзисторах.

Это достигается тем, что в триггерный логический элемент И на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, последовательно соединённые первый и второй полевые транзисторы с индуцированными каналами n-типа, выводы затворов которых образуют относительно «земли» первый и второй входы логического элемента, подложки обоих полевых транзисторов и истока второго транзистора заземлены, также имеется третий полевой транзистор тоже с индуцированным каналом n-типа, подложка которого соединена с его истоком, введены пять дополнительных резисторов и дополнительный полевой транзистор с индуцированным каналом p-типа, последовательно между собой включены первый дополнительный резистор, третий полевой транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подключен к выходу (плюсовой вывод) источника питающего постоянного напряжения, общий вывод этого резистора и стока третьего полевого транзистора подсоединен к стоку первого полевого транзистора, последовательно между собой включены третий дополнительный резистор, дополнительный полевой транзистор и четвертый дополнительный резистор, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора и выхода источника питающего постоянного напряжения, затвор дополнительного полевого транзистора подсоединен к общему выводу первого дополнительного резистора, стоков первого и третьего полевых транзисторов, подложка дополнительного полевого транзистора соединена с его истоком, общий вывод стока последнего полевого транзистора и четвертого дополнительного резистора подключен к затвору третьего полевого транзистора, свободный вывод четвертого дополнительного резистора соединен со свободным выводом второго дополнительного резистора и их общий вывод образует относительно «земли» выход логического элемента, пятый дополнительный резистор включен между «землей» и общим выводом третьего дополнительного резистора, истока и подложки дополнительного полевого транзистора.

Сущность изобретения поясняется схемой триггерного логического элемента И на полевых транзисторах (фиг.1) и его таблицей истинности (фиг.2).

В триггерном логическом элементе И на полевых транзисторах (фиг.1) общая шина (минусовой вывод) источника 1 питающею постоянного напряжения заземлена. Последовательно между собой включены полевые транзисторы 2 и 3 с индуцированными каналами n-типа. Подложки обоих полевых транзисторов заземлены, а выводы затворов образуют относительно «земли» первый х1 и второй х2 входы логического элемента И исток полевого транзистора 3 заземлен.

Последовательно между собой включены резистор 4, полевой транзистор 5 с индуцированным каналом n-типа и резистор 6. Свободный вывод резистора 4 подключен к выходу (плюсовой вывод) источника 1 питающего постоянного напряжения. Общий вывод этого резистора и стока полевого транзистора 5 подсоединён к стоку полевого транзистора 2. Подложка полевого транзистора 5 соединена с его истоком.

Последовательно включены резистор 7, полевой транзистор 8 с индуцированным каналом р-типа и резистор 9. Свободный вывод резистора 7 подключен к общему вывод резистора 4 и выхода источника 1 питающего постоянного напряжения. Затвор полевого транзистора 8 подсоединен к общему выводу резистора 4, стоков полевых транзисторов 2 и 5. Подложка полевого 8 соединена с общим выводом истока этого транзистора и резистора 7. Общий вывод стока транзистора 8 и резистора 9 соединен с затвором полевого транзистора 5. Свободный вывод резистора 9 подключен к свободному выводу резистора 6 и их общий вывод образует относительно «земли» выход у логического элемента. Резистор 10 включен между землей и общим выводом резистора 7, истока и подложки полевого транзистора 8. Для наглядности на фиг.1 пунктирными линиями приведен резистор Rн, который условно отображает внешнюю нагрузку логического элемента. Часть схемы на фиг.1 на полевых транзисторах 5, 8 и резисторах 4, 6, 7 и 9 является триггером на полевых транзисторах противоположного типа проводимости.

Триггерный логический элемент и на полевых транзисторах работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы с низким и высоким уровнем напряжения. Низкий уровень – уровень логического нуля соответствует значениям напряжения в районе нуля (ближе к нулю), высокий уровень – уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко в районе четырех вольт). Работа двухвходового логического элемента И отображается известной таблицей истинности (фиг.2), где N – номер строки по порядку, х1 и х2 – условное отображение входных сигналов и у – условное отображение выходного сигнала.

Первая строка таблицы истинности (фиг.2) соответствует тому, что на двух входах х1, х2 имеется уровень логической единицы (высокий уровень напряжения). Тогда полевые транзисторы 2, 3 находятся в проводящем электрический ток состоянии. Напряжение на резисторе 4 от этого тока тоже поддерживает транзистор 8 с индуцированным р-каналом в проводящем электрический ток состоянии с учетом напряжения на резисторе 7 от электрического тока, замыкающегося через резисторы 7 и 10. Ток стока транзистора 8 создает на резисторе 9 падение напряжения, превышающее значение порогового напряжения полевого транзистора 5 и он проводит электрический ток. Электрические токи двух полевых транзисторов 5 и 8 создают на внешней нагрузке логического элемента высокий уровень напряжения – уровень логической единицы.

В соответствии со 2, 3 и 4 строками таблицы истинности (фиг.2) на один из входов или на оба входа х1, х2 подается низкий уровень напряжения – уровень логического нуля. Тогда составляющая электрического тока от цепи из полевых транзисторов 2, 3 через резистор 4 отсутствует. Можно обеспечить значение силы электрического тока через резисторы 7 и 10 и соответственно значение напряжения на резисторе 7 достаточное для перевода полевого транзистора в непроводящий электрический ток состояние. Тогда отсутствуют ток стока транзистора 8 и соответственно напряжение на резисторе 9. Это напряжение теперь имеется на затворе транзистора 5 и обеспечивает его непроводящий электрический ток состояние. В результате на внешней нагрузке логического элемента имеется уровень логического нуля.

Таким образом, в триггерном логическом элементе И на полевых транзисторах сила электрического тока внешней нагрузки равна сумме силы токов двух транзисторов 5 и 8, что повышает его нагрузочную способность.

Триггерный логический элемент И на полевых транзисторах, содержащий источник питающего постоянного напряжения, общая шина (минусовой вывод) которого заземлена, последовательно соединённые первый и второй полевые транзисторы с индуцированными каналами n-типа, выводы затворов которых образуют относительно «земли» первый и второй входы логического элемента, подложки обоих полевых транзисторов и истока второго транзистора заземлены, также имеется третий полевой транзистор тоже с индуцированным каналом n-типа, подложка которого соединена с его истоком, отличающийся тем, что в него введены пять дополнительных резисторов и дополнительный полевой транзистор с индуцированным каналом p-типа, последовательно между собой включены первый дополнительный резистор, третий полевой транзистор и второй дополнительный резистор, свободный вывод первого дополнительного резистора подключен к выходу (плюсовой вывод) источника питающего постоянного напряжения, общий вывод этого резистора и стока третьего полевого транзистора подсоединен к стоку первого полевого транзистора, последовательно между собой включены третий дополнительный резистор, дополнительный полевой транзистор и четвертый дополнительный резистор, свободный вывод третьего дополнительного резистора подключен к общему выводу первого дополнительного резистора и выхода источника питающего постоянного напряжения, затвор дополнительного полевого транзистора подсоединен к общему выводу первого дополнительного резистора, стоков первого и третьего полевых транзисторов, подложка дополнительного полевого транзистора соединена с его истоком, общий вывод стока последнего полевого транзистора и четвертого дополнительного резистора подключен к затвору третьего полевого транзистора, свободный вывод четвертого дополнительного резистора соединен со свободным выводом второго дополнительного резистора и их общий вывод образует относительно «земли» выход логического элемента, пятый дополнительный резистор включен между «землей» и общим выводом третьего дополнительного резистора, истока и подложки дополнительного полевого транзистора.



 

Похожие патенты:

Изобретение относится к вычислительной технике. Технический результат заключается в создании устройства, обеспечивающего непрерывный контроль работоспособности системы электроснабжения автономного объекта.

Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в быстродействующих аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике и может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, построенных на логических элементах.

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении возможности реализации пороговой функции с порогом два и пороговой функции с порогом три, зависящих от пяти аргументов.

Изобретение относится к вычислительной технике и может быть использовано как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода разности трех двоичных чисел, задаваемых двоичными сигналами, и формирования бита, определяющего ее знак, а также уменьшение схемной сложности устройства.

Изобретение относится к области цифровой схемотехники, автоматики и промышленной электроники и может быть использовано в блоках вычислительной техники, сумматорах, арифметико-логических устройствах.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является обеспечение формирования признаков соотношений X>Y и X=Y.

Изобретение относится к области обработки данных и позволяет обеспечить непрерывный контроль работоспособности систем электроснабжения автономных объектов. Адаптивная система электроснабжения автономного объекта содержит датчики состояния объекта 1j (j=1, … n), первые элементы И 2j (j=1, … n), вторые элементы И 3j (j=1, …n), третьи элементы И 4j (j=1, … n), первый элемент ИЛИ 5, второй элемент ИЛИ 6, третий элемент ИЛИ 7, первый счетчик 8, второй счетчик 9, третий счетчик 10, первый блок умножения 11, второй блок умножения 12, третий блок умножения 13, первый регистр 14, второй регистр 15, третий регистр 16, сумматор 17, первую схему сравнения 18, четвертый регистр 19, генератор тактовых импульсов 20, пятый регистр 21, четвертый элемент И 22, вторую схему сравнения 23, четвертый элемент ИЛИ 24, четвертый счетчик 25, дешифратор 26, первый элемент задержки 27, второй элемент задержки 28, третий элемент задержки 29.

Группа изобретений относится к устройствам отображения и раскрывает схему управления затвором и регистр сдвига. Техническим результатом является реализация схемы управления приводом затвора в соответствии с технологией CMOS и снижение потребляемой мощности.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике и может быть использовано в блоках вычислительной техники, содержащих сумматоры чисел.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике и может быть использовано в блоках вычислительной техники, содержащих сумматоры чисел.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике и может быть использовано в блоках вычислительной техники, содержащих сумматоры чисел.

Изобретение относится к вычислительной технике. Технический результат заключается в повышении быстродействия Цифровой КМОП схемы сдвига.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Технический результат: повышение нагрузочной способности триггерного логического элемента НЕ на полевых транзисторах.

Изобретение относится к области вычислительной техники. Технический результат заключается в повышении помехоустойчивости логического элемента при воздействии одиночных ядерных частиц.

Изобретение относится к области микроэлектроники. Техническим результатом изобретения является создание симметричного мультиплексора на комплементарных металл-окисел-полупроводник (КМОП) транзисторах, имеющего два сигнальных входа, один вход управления, один выход и выполненного в виде элемента библиотеки стандартных цифровых элементов (СЦЭ), с более высоким качеством коммутации сигналов, за счет более высокой степени идентичности задержек распространения сигналов от сигнальных входов до выхода, вследствие симметрии топологических слоев, которая обеспечивает идентичность паразитных емкостей и сопротивлений и их нахождение в одинаковых электрических режимах; вследствие установки на управляющем входе мультиплексора дополнительных буферных каскадов, с целью обеспечения независимости задержек распространения сигналов от параметров драйвера управляющего входа; а также вследствие увеличения размеров транзисторов, с целью уменьшения влияния локальных внутрикристальных вариаций на идентичность задержек распространения сигналов.

Использование: для создания сверхбольшой логической матрицы с энергонезависимой памятью и высокой степенью интеграции элементов. Сущность изобретения заключается в том, что многослойная логическая матрица на основе мемристорной коммутационной ячейки, представляющая собой электронное интегральное устройство на основе логических элементов ИЛИ-НЕ, в котором архитектура электрических цепей является трехмерной, а само устройство образовано перпендикулярно ориентированными пластами, коммутируемыми через мемристивные кроссбары, и состоит из ячеек с последовательно формируемыми слоями: монокристаллического кремния со сквозными проводниками по технологии монолитной 3D интеграции; слоем планарных КМОП инверторов, каждый из которых образован двумя комплементарными полевыми транзисторами с объединенными затворами - входом инвертора, объединенными стоками - выходом инвертора и подключенными к соответствующим шинам питания истокам; слоем сигнальных проводников; мемристивным слоем; слоем с диодами Зенера, причем соединенные последовательно с диодами Зенера мемристоры находятся в перекрестиях выходов КМОП инверторов и сигнальных проводников нижележащего пласта.

Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих преобразователей уровня напряжения, в том числе при сопряжении элементов электронных систем с несколькими источниками питания.

Изобретение относится к области вычислительной техники и может быть использовано при согласовании схем, имеющих различные уровни напряжений источников питания и внутренних сигналов.

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике и может быть использовано в блоках вычислительной техники, построенных на логических элементах. Техническим результатом является повышение нагрузочной способности триггерного логического элемента И на полевых транзисторах. Устройство содержит четыре полевых транзистора, пять резисторов и источник питающего постоянного напряжения. 2 ил.

Наверх