Патент ссср 413482

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

М. Кл. G 06f 7/44

Заявлено 23.Ч1.1972 (№ 1799758/18-24) с присоединением заявки №

Государственный комитет

Совета !йинистрав СССР аа делам изааретений и открытий

Приоритет

Опубликовано 30,1.1974. Бюллетень № 4

Дата опубликования описания 14Х1.1974

УДК 681.335.8(088.8) Авторы изобретения

Л. H. Костяшкин, Г. О. Паламарюк и A. К. Костенич

Рязанский радиотехнический институт

Заявитель

ЧАСТОТНО-ИМПУЛЬСНОЕ

МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники и может быть использовано для выполнения множительно-делительных операций над переменными, представленными частотой повторения импульсов, как в качестве автономного узла, так и в качестве составной части замкнутых частотно-импульсных моделей.

Известно частотно-импульсное множительно-делительное устройство, содержащее триггер, вход которого подключен к первому входу устройства, а выходы соединены с первыми входами первой и второй схем «И», вторые входы которых присоединены к второму входу устройства, и первыми входами третьей и четвертой схем «И», вторые входы которых подключены к третьему входу устройства.

Однако такое устройство невозможно использовать при независимо изменяющихся величинах делимого и делителя.

Цель изобретения — расширение функциональных возможностей устройства.

Это достигается тем, что в устройство введены две группы схем «И», схемы «ИЛИ» и два счетчика импульсов, входы которых подключены к выходам соответственно первой и второй схем «И», а входы «Установка 0» счетчиков — к выходам триггера. Выходы первого счетчика соединены с первыми входами схем «И» первой группы, вторые входы которых подключены к выходам третьей схемы

«И», а выходы второго счетчика — с первыми входами схем «И» второй группы, вторые входы которых подключены к выходам чет5 вертой схемы «И». Выходы схем «И» первой группы присоединены к первым входам схем

«ИЛИ», к вторым входам которых подключены выходы схем «И» второй группы, а выходы схем «ИЛИ» — к выходам устройства.

10 На чертеже показана схема предлагаемого устройства.

Частотно-импульсное множительно-делительное устройство содержит первую и вторую схемы «И» 1 и 2, триггер 3, счетчики 4

15 и 5 импульсов, две группы схем «И» 61 — 6„и

7r — 7„третью и четвертую схемы «И» 8 и 9 и схемы «ИЛИ» 101 — 10„.

В предлагаемом устройстве шина входной частоты Fr подключена к входам схем «И» 1

20 и 2, у которых другие входы соединены с выходами триггера 3, входом подключенного к шине входной частоты F2, и входами «Установка О» счетчиков 4 и 5, а выходы схем «И»

1 и 2 связаны с входами счетчиков. Выходы

25 счетчиков подключены к входам схем «И»

61 — б„и 7 — 7„, у которых к другим входам подсоединены выходы схем «И» 8 и 9, связанные одними входами с выходами триггера 3, а другими — с шиной входной частоты F3. Вы30 ходы схем «И» 6r — 6„и 71 — 7„соединены с

413482

Предмет изобретения

Частотно-импульсное множительно-дели10 тельное устройство, содержащее триггер, вход которого подключен к первому входу устройства, а выходы соединены с первыми входами первой и второй схем «И», вторые входы которых присоединены к второму входу устрой15 ства, и первыми входами третьей и четвертой схем «И», вторые входы которых присоединены к третьему входу устройства, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей, оно содержит две

2о группы схем «И», схемы «ИЛИ» и два счетчика импульсов, входы которых подключены к выходам соответственно первой и второй схем «И», а входы «Установка О» указанных счетчиков присоединены к выходам триггера;

2S выходы первого счетчика соединены с первыми входами схем «И» первой группы, вторые входы которых подключены к выходам третьей схемы «И»; выходы второго счетчика соединены с первыми входами схем «И» второй

30 группы, вторые входы которых подключены к выходам четвертой схемы «И»; выходы схем «И» первой группы присоединены к первым входам схем «ИЛИ», к вторым входам которых присоединены выходы схем «И» вто35 рой группы, а выходы схем «ИЛИ» подключены к выходам устройства.

Fz

Составитель О. Сахаров

Техред Е. Борисова

Редактор И. Грузова

Корректор В. Брыксина

Заказ 1317/9 Изд. гГ 1198 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб. д. 4/5

Типография, пр. Сапунова, 2

3 входами схем «ИЛИ» 10 — 1О„, а выходы последних — c. Выходными шинами устройства.

Рассмотрим работу устройства в двух режимах, обусловленных соотношением частот

Fi u Fz.

В режиме F Г импульсы частоты F. поступают на счетный вход триггера 3, в результате чего на его выходах образуются последовательности прямоугольных импульсов с коэффициентом заполнения 1(= 0,5. Затем сигналы подаются па схемы «И» 1 и 2, поочередно разрешая прохождение импульсов частоты Г, на счетчики 4 н 5. 1(аждый импульс частоты F через схемы «И» 1 и 2 вызывает запись N=1 в счетчике 4 или 5. В последующем периоде частоты F.. через схемы «И»

6i — 6„или 7i — 7„, управляемые первыми разрядами счетчиков, проходит частота F3 с выхода схем «И» 8 или 9, управление которых проводится с противоположных плеч триггера

3. В зависимости от записи «1» в счетчик 4 или 5 импульсы частоты F3 проходят на выход через схемы 61 — 6„или 71 — 7„. По окончании периода частоты F2 фронтом перепада напряжения с выходов триггера счетчики 4 и

5 поочередно обнуляются. Таким образом, на выходе схемы «ИЛИ» образуется последовательность серий импульсов, средняя частота которой

Режим F,)F2 отличается от предыдущего тем, что в счетчиках 4 и 5 записываются числа N) 1, причем запись эта происходит в каждом периоде сигнала F2. В соответствии

Усаанвбк

4 с записанным числом в счетчике 4 или 5 для прохождения частоты Гз на выходные схемы

«ИЛИ» 101 — 10„открываются те из схем «И»

6 — 6 или 71 — 7„, где на выходе триггеров

5 счетчиков 4 или 5 записаны «1».

Патент ссср 413482 Патент ссср 413482 

 

Похожие патенты:

 // 416694

 // 421992

Изобретение относится к вычислительной технике и представляет собой умножитель двоичных шестнадцатиразрядных чисел со знаком, выраженных в прямом коде, может быть использовано в высокопроизводительных вычислительных системах физического эксперимента

Изобретение относится к области вычислительной техники и может быть использовано при создании специализированных вычислителей для кодирования и декодирования информации, защищенной помехоустойчивым кодом. Технический результат – упрощение способа за счет использования мультипликативной формы представления элементов конечного поля через элементы подполей и уменьшения объема памяти. Для этого при умножении элементов конечных полей сначала элементы конечных полей из аддитивной формы представления с помощью таблично заданных функций переводят в мультипликативную форму представления через элементы подполей, по таблицам индексов подполей находят индексы элементов подполей, выполняют умножение и деление элементов конечных полей через индексы подполей, для чего сначала по таблицам индексов подполей находят индексы сомножителей, затем складывают эти индексы по модулю n-1, где n - число элементов в подполе, и по таблице антииндексов находят произведение. При делении элементов подполей сначала по таблицам индексов подполей находят индексы делимого и делителя, затем вычитают из индекса делимого индекс делителя, приводят по модулю n-1 и по таблице антииндексов находят частное. Затем переводят с помощью таблично заданных функций произведение и частное из мультипликативной формы представления элементов конечных полей в аддитивную форму представления. 3 з.п. ф-лы, 1 ил., 6 табл.
Наверх