Ассоциативный параллельный процессор

 

О П И С А Н И Е 011 479И4

ИЗОБРЕТЕНИЯ

Своз Советскик

Сениалистнческик

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 20.03.73 (21) 1895065/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 30.07.75. Бюллетень Ке 28

Дата опубликования описания 09.10.75 (51) М. Кл. G 06f 15/00

Государственный комитет

Совета Министров СССР не данам нвееретений м открытий (53) УДК 681.325(088.8) (72) Авторы изобретения

И. Л. Медведев, И. В. Прангишвили и А. А. Чудин

Ордена Ленина институт проблем управления (71) Заявитель (54) АССОЦИАТИВНЫИ ПАРАЛЛЕЛЬНЫЙ ПРОЦЕССОР

Изобретение относится к области вычислительной техники и может быть использовано для параллельной обработки массивов информации.

Известны ассоциативные процессоры, содержащие прямоугольную матрицу элементов ассоциативной памяти, состоящую из ряда строк и столбцов, и схему местного устройства управления, предназначенные для решения задач, описываемых групповыми арифметическими и логическими операциями над массивами пар чисел.

Однако такие процессоры имеют низкую производительность и, кроме того, не обеспечивают одновременного решения задач, описываемых разными алгоритмами.

Цель изобретения — повышение производительности процессора.

Это достигается тем, что в процессор дополнительно введены две прямоугольные матрицы элементов ассоциативной памяти с самостоятельными входными устройствами и схемами местного устройства управления, причем шины сравнения, разрешения записи и считывания одноименных строк соседних матриц соединены между собой через ключи, а выходной регистр одной из матриц — с входом одного из введенных входных устройств, Матрицы могут работать либо независимо, выполняя одновременно в разных матрицах различные операции, например ввода обработки и вывода, либо совместно, объединяясь по сигналу из внешнего устройства управления в одну матрицу большей размерности.

5 Благодаря этому удается организовать поточное выполнение вычислительного процесса, динамическую перестройку связей между отдельными операторами задач, расположенными в различных участках ассоциативной

l0 памяти, и выполнение различных операций в этих участках.

Схема процессора представлена на чертеже.

Она содержит матрицы 11 — 1е, состоящие из

15 строк 2,1,2,, ",2.1,23 элементов 3 ассоциативной памяти; местные устройства 41—

4> управления; входные устройства 51 — 5З с регистрами опроса и записи; ключи 61, 6>, выходной регистр 7; внешнее устройство 8 уп20 равления; шины 9 сравнения; шины 10 разрешения записи; шины 11 разрешения считывания; шины 121 — 12е опроса, шины 131 — 13З записи; шину 14 считывания; шину 15 управления; вход 16 процессора.

25 Каждая матрица 11, 1, 1з включает в себя одинаковое число строк и определенное для каждой матрицы число столбцов элементов 3 ассоциативной памяти.

Каждый элемент ассоциативной памяти

30 имеет кроме элемента памяти (триггера) ло479114 гические схемы, обеспечивающие запись внешней информации в триггер, считывание без разрушения информации и сравнение содержимого триггера с входной информацией. На выходе сравнения элемента 3 вырабатывается единичный сигнал, если на этот разряд наложена маска, или когда информация, содержащаяся в триггере, совпадает с входной информацией, поступающей от одноименного разряда регистра опроса, входящего в состав схемы входного устройства.

Выходы сравнения элементов 3 и входы разрешения записи и разрешения считывания в каждой строке матрицы объединены общими горизонтальными шинами сравнения 9, разрешения записи 10 и разрешения считывания

11 соответственно. Строка считается выбранной, если на шине 9 сравнения этой строки появляется единичный сигнал.

В вертикальном направлении элементы объединены в столбцы шинами опроса записи и считывания.

Работа происходит следующим образом.

По шинам 12> — 13З опроса из входных устройств 51 — 5З к элементам 3 матрицы подается число, которое содержит признак опроса. По признаку опроса отыскивается (выбирается) строка, содержащая этот признак. При этом из местных устройств 4> — 4 управления на шину разрешения записи 10 или разрешения считывания 11 выбранной строки поступает единичный сигнал.

Подавая по шинам опроса и записи из входного устройства в определенной последовательности микропрограммы, составленные из признаков опроса и кодов записи, можно выполнять групповые арифметические и логические операции параллельно над парами чисел, размещенными в отдельных строках матрицы, проводить последовательно по строкам считывание чисел из матрицы в выходной регистр 7 или запись чисел из входного устройства в строки матрицы, осуществлять параллельные пересылки чисел между соседними строками в матрице и т. д.

Структурное моделирование алгоритмов решаемых задач в ассоциативной памяти проводится в два этапа, На первом этапе отдельные группы строк ассоциативной памяти настраиваются на реализацию заданных алгоритмов. На втором этапе выполняется одновременное вычисление задач в предварительно настроенных (запрограммированных) строках ассоциативной памяти.

Настройка состоит из записи в отдельные строки ассоциативной памяти признаков типа вычислений, обеспечивающих реализацию в этих строках заданного множества операций, определяемого составом алгоритма решаемой в этих строках задачи, а также из записи признаков типа связей, обеспечивающих .пересылки чисел между отдельными строками матриц ассоциативной памяти или между матрицей ассоциативной памяти и внешними уст5

60 б5 ройствами в соответствии с топологией связей схем алгоритмов решаемых задач.

Метод структурного моделирования алгоритмов решения задач можно проиллюстрировать на примере использования разностных уравнений вида: у (и) = g а, х, (и — iT) (1) =1 или формул Горнера: у,,=у,, х+,+ „,. (2)

Подбором коэффициентов а; через выражения (1), (2) можно вычислять интегралы, определять значение элементарных тригонометрических функций и т. д.

Задачи статистической обработки данных, цифровой фильтрации случайных процессов, моделирование импульсных систем и регуляторов и многие другие задачи целиком или по частям могут быть представлены совокупностью уравнений (1) и (2).

Настройка процессора, используемого для решения задач, выраженных через уравнения (1) и (2), выполняется с учетом того обстоятельства, что матрица 1> используется для ввода массива данных, матрица 1> — для обработки, а матрица 1> — для вывода массива данных. Поэтому в каждой строке матрицы ввода выделены две зоны элементов: одна — для записи значений входных переменных, другая — для записи признаков «ввода» и «имени входной переменной» в тех строках, которые должны принять эту переменную.

В каждой строке матрицы вывода также имеются две зоны элементов: одна для записи значений выходной переменной, другая— для записи признаков «вывода» и «имени выходной переменной» в тех строках, которые должны передать эту переменную.

В каждой строке матрицы обработки есть несколько зон для записи значений множителя, множимого, произведения (которое затем становится первым слагаемым), второго слагаемого и суммы. Причем, если в -строку в соответствующие зоны помещены коэффициент а; и переменная х;, то в соседнюю снизу строку записаны a„ > и х; и т. д.

Кроме того, в группы строк, реализующие выражение (1), заносится признак тип вычисления «1», а в строки, реализующие выражение (2),— признак тип вычисления «О». При этом в крайние сверху и крайние снизу строки каждой группы строк вводятся, признаки начала группы и конца группы, запрещающие в этих строках прием числа от соседней сверху строки и .передачу числа в соседнюю снизу строку соответственно.

Процесс вычисления задач состоит в том, что в устройстве параллельно проводятся и циклически повторяются две процедуры: процедура пересылки чисел из матрицы вывода в матрицу ввода и процедура вычислений в матрице обработки. Процедура пересылок состоит в последовательном считывании вычисРедактор И. Грузова

Составитель Л. Жсрсиов

Тсхред М. Семенов

Корректор Е. Рогайлина

Заказ 2486, 3 Изд. № 1649 Тираж 679 Подписное

ЦНИИПИ Государстве!шого комитет"; Coneта Министров СССР по делам изобретений и откпытий

Москва, М<-33, Раушская паб., д. 4/5

Типография, пр. Сапунова, 2

Ассоциативный параллельный процессор Ассоциативный параллельный процессор Ассоциативный параллельный процессор Ассоциативный параллельный процессор 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано для определения состава и веса критических путей в орграфе без петель

Изобретение относится к вычислительной технике и может быть использовано в электронной цифровой вычислительной машине

Изобретение относится к вычислительной технике и может быть использовано в электронной цифровой вычислительной машине

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для связи процессоров с внешними устройствами, между процессорами, а также между процессорами и запоминающими устройствами

Изобретение относится к вычислительной технике и используется для обработки сигналов, которые состоят из множества компонентов, каждый из которых представляет какой-то один аспект физического объекта

Изобретение относится к электронным играм

Микроэвм // 2108619
Изобретение относится к области микропроцессорной техники, в частности, может применяться для реализации обмена информацией

Изобретение относится к системам передачи стоимости товара при безналичных операциях
Наверх