Мультипроцессорное вычислительное устройство с параллельной обработкой информации

Авторы патента:

G06F17/16 - матричные или векторные вычисления

G06F15 - Цифровые компьютеры вообще (конструктивные элементы G06F 1/00-G06F 13/00); оборудование для обработки данных вообще (нейронные сети для обработки данных изображений G06T)

8(.t.UU

) АТБ:. "- библиотека Ы:-А

ОП ИСАНИЕ

M3OSPETEV ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических.Республик (») 492880 (61) Дополнительное к авт. свид-ву(22) Заявлено 15.02.72(21) 1747760/18-24 с присоединением заявки №(23) Приоритет(43) Опубликовано 25.11.75Бюллетень № 43 (45) Дата опубликования описания23.12.75 (51) М. Кл. (=- 06 415/34

1 осударстаеиный комитет

Совета Миииотроа СССР оо делам изооротокий и открытий (53) УДК 681.325 (088.8 ) (72) АвтоРы А. Е. Сазонов, 3. С. Кузин, В. Д. Лугинин и Б. М. Власов изобретения (71) Заявитель Ленинградское высшее инженерное морское училище им. адмирала

С. О. Макарова (54) МУЛЬТИПРОЦЕССОРНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

С ПАРАЛЛЕЛЬНОЙ ОБРАБОТКОЙ ИНФОРМАЦИИ

Изобретение относится к вычислительной технике.

Известны мультипроцессорные вычислительные устройства с параллельной обработкой информ;ции, содержащие процессоры обработки линейных координат вектора, каж, дый из которых содержит соединенные последовательно приемный регистр, блок постоянного сдвига информации, сумматор, выходной регистр и буферный .регистр, вы- 1О ход которого соединен с вторым. входом сумматора, и блок прямой-инверсной передачи, процессор обработки угловых хоорди« нат вектора, содержащий соединенные последовательно блок прямой инверсной переда- 15 чи, приемный регистр, сумматор, выходной регистр и буферный регистр, выход которого соединен со вторым. входом сумматора, блок постоянной памяти, вход которого подключен к выходу блока формирования an- 20 реса, а выход соединен с информационным входом блока прямой инверсной передачи процессора обработки угловых координат вектора, последовательно соединенные гене-! ратор импульсов и распределитель тактовых 25

Р импульсов, первыи выход которого соединен с > вторыми входами выходных регистров процессоров обработки линейных и угловых координат вектора, а второй выходс соответствующими входами их буферных и приемных регистров, а блок управления инвертированием, первые выходы которого соединены с соответствующими входами блоков постоянного сдвига информации процессоров обработки линейных координат век ора / вторые выходы соединены с упр вляющими входами блоков прямой инверсной передачи процессоров обработки л"нейных и угловых координат вектора, а первый ! вход подключен к входу задания типа операции устройства.

Цель изобретения - повышение быстро, действия и сокращение оборудования при вычислении элементарных функций.

Предлагаемое устройство отличается от известных тем, что оно содержит блоки управляемого переменного сдвига информации в каждом процессоре обработки линейных координат вектора, счетчик итераций, триггер переполнения счетчика итераций и I :92880 дешифратор сдвига, первый выход которого соединен с первым входом блока формирования адреса, второй выход соединен с управляющими входами блоков управляемого переменного сдвига информации, включенными между выходами и входами одноимен ных блоков прямой инверсной передачи и приемных регистров, а вход подключен к первому выходу счетчика итераций, вход которого соединен со вторым выходом распределителя тактовых ймпульсов, а второй выход вЂ” с входом триггера переполнения счетчика итераций, выход которого соединен со вторым вхЬдом блока формирования адреса и соответствующими входами блоков постоянного сдвига информации процессоров обработки линейных координат вектора, первые выходы выходных регистров каждого из которых соединены с информационными входами блоков прямой инверсной передачи противоположного процессора обработки линейных координат вектора, вторые выходы выходных регистров процессоров обработки линейных и угловых координат соединены со вторым входом блока управления инвертированием.

На фиг. 1 дана блок-схема мультипро цессорного вычислительного устройства с параллельной обработкой информации; на фиг. 2 вЂ” функциональные схемы блока постоянного сдвига информации, приемного регистра и блока управляемого переменно го сдвига информации.

Устройство содержит процессоры 1

1 и 1 обработки линейных координат векто2 ра, процессор 2 обработки угловой координаты вектора, блок 3 постоянной памяти, генератор импульсов 4, распределитель тактовых импульсов 5, счетчик итераций

6, триггер 7 переполнения счетчика ите.раций, дешифратор сдвига 8, блок 9 формирования адреса, блок 10 управления ин- вертированием и вход 11 задания типа операции.

Процессоры 1 и 1 обработки линей1 2 ных координат вектора содержат, соответственно, выходные регистры 12 и 12

1 2 сумматоры 13 и 13, буферные регистры 14 и 14, блоки 15 и 15 посто1 2 янного сдвига информации, приемйые регистры 161 и 16, блоки 171 и 172 уп1 равляемого переменного сдвига информации и блоки 18 и 18 прямой инверсной передачи.

Процессор 2 обработки угловых координат вектора содержит выходной регистр

12, сумматор 13, буферный регистр

14, приемный регистр 16 и блок пря3 мой вЂ” инверсной передачи 18

Блок 15 постоянного сдвига информации

5 содержит элементы ИЛИ" 19„ элементы

"И 20 и 21, шину 22 формирования обратного кода числа в старших разрядах, шину 23 разрешения постоянного сдвига информации и шину 24 разрешения выдачи

10 информации без сдвига.

Приемный регистр 16 содержит триггеры 25.

Блок 17 управляемого переменного сдвига информации содержит элементы "ИЛИ", 15 26, элементы И" 27-31, шины 32-35 разрешения приема информации со сдвигом на О, 1, 2 и 3 разряда, соответственно, шины 36-38 разрешения записи единиц в

1, 2 и 3 разряды, соответственно, и ши20 ну 22 формирования обратного кода числа в старших разрядах.

Рассмотрим работу устройства на примере вычисления элементарйой функции

"поворот вектора" с использованием алго25 ритма переменных приращений (алгоритма

Вольдера) .

Алгоритм Вольдера вЂ” это итерационный вычислительный процесс с фиксированным количеством итераций И, которые произЗО водится над векторами, заданными своими координатами (Х, Y f в декартовой системе координат. Поворот вектора на угол Q в диапазоне -180 <Я4+180 осуществляо о ется с помощью серии последовательных

35 поворотов на заранее предрассчитанные углы $ О, ), значения которых.пропорциональны числу 2 в отрицательной степени согласно выражению )

Я =ПАС t g для

1 !

-номер очередного поворотного шага, т. е. номер итераций.

Первый поворот всегда осуществляется на+ 90, а второй - H& +45 и T д

Вектор поворачивается на базисную последовательность углов Я в таком направ1 пении, чтобы суммарное значение угла Я

7 определяемое выражением (2) стремилось кнулю,т.е, Я - 0 и

Я =а вЂ”,KGц (2) (=1

5,,где Е=-+ 1и характеризует направление псь= ,ворота.

Значение Е определяется выражени,ем

492880

С каждым поворотом текущие значения координат вектора определяются согласно ! выражениям.

Из приведенных выражений видно, что для получения текущих координат необходимо к предыдущему значению прибавить (или вычесть) сдвинутое значение ординаты или абсциссы, а управление вычислительных процессов осуществляется по знаку угла !

С(, т. е, Я,=р;нн (Д !, В таблице для восьмиразрядного мульти-, процессора приведен пример вычисления координат вектора, заданного своими проек-. циями X = -0.07 (1. 1 1 101 101 ); о о

= 0.5 (0.10000000), который необходимо, повернуть на угол 0 = 146 15 о (0.11010000).

В процессоре 1 обработки линейных координат вектора вычисляют текущие значения ординеты ; в процессоре 1 об-, работки линейных координат вектора вЂ” абс-. циссы Х °, а в процессоре 2 обработки угловой координаты вектора вычисляется значение Я . Значения угловых констант

Я хранятся в блоке 3 постоянной памяти

1 и записываются в приемный регистр 16 процессора 2 обработки угловой координаты вектора в процессе выполнения каждой итерации.

В исходном состоянии буферные регистрь1 14, 14 и 14 и приемные регистры

16 и 16 находятся в нулевом со-

1 2 3 стоянии, а в выходные регистры 12

12 и 12 записываются первоначальные:

2 3 значения У, х и Я, соответственно.

Если знак числа, находящегося в выходном регистре 12, положителен, то в

3 следую!цей итерации в процессоре 1 обработки линейных координат вектора долж на выполняться операция сложения, а в процессоре 1 обработки линейных коорди2 нат вектора и процессоре 2 обработки угловой координаты вектора вЂ” операция вычитания. Если же знак числа в выходном рет истре 12 отрицателен, то в процес3 соре 1 обработки линейных координат

1 вектора должна выполняться операция вычитания, а в процессоре 1 обработки ли2 нейных координат вектора и процессоре

2 обработки угловой координаты векторавЂ” операция сложения. Управляющие сигналы для выполнения указанных операций вырабатывает блок 10 управления инвертированием.

По первому временному такту g co1 держимое выходных регистров 12, 12

1 2 и 12 передается в буферные регистры

14, 14 и 14, соответственно. В

10 1 2 3 приемный регистр 16 записывается угловая константа Д из блока 3 постоянной . памяти с учетом сигнала блоке 10 управления инвертированием. Из выходных ре15 гистров 12 и 12 производится прямая

2 или инвертированная запись числа со сдвигом в соответствующий приемный регистр

16 и 16 с последующим поступлением

20 его на соответствующий сумматор 1 3, 2 и 13, на выходе которых получается результат операции, который по второму вре-! менному такту t записывается в со25

2 ответствующие, выходные регистры 12

2 и 12

Рассмотрим : более подробно процесс переписи числа из выходного регистра

12 в приемный регистр 16 и на сум- I

2 матор 13

Учитывая, что наименование операции сложения или вычитания в L +1 итерации определяется знаком числя выходного регистра 12, полученного в 1 -ой итен . 3 рации, то из выходного регистра 12 в

40 приемный регистр 16 осуществляется

2 прямая или инвертированная запись числа.

Если перепись числа осуществляется без сдвига, то на шину разрешения приема информации со сдвигом на 0 разрядов 32 подается разрешакиций потенциал и гцгналы через элементы И" 28 и "ИЛИ 26 поступают ца парафазпый вход триггера 25 соответствующего разряда, переключая его

50 в "1 или О". С выхода триггера 25 сигнал через элементы И 20, ИЛИ" 19 поступает на вход сумматора 13; при условии, что на шине разрешения выдачи информации без сдвига 2 4 имеется рязрешаюц!ий потея.тиал.

= ели перепись числя осуществляется сп снннгнм на К раэрнннн 1 н Кн. (в нашем случае 1< K : 3), то на соот2 ветствующую шину 33, 34 или 35 разре60 шения приема информации со сдвигом 1, 2

4 )2880

О О

О (О О

О о о

О о

o o

О i O о о о о

«»

О о

1, О

l «»

„o

1-»

О, О

1-»

Т-» л

1-» тЧ

«»

О .О

«»

1-»

О о

О н

О о

1» »

1»

О о

1-1

«»

\»

«»

° -»

«»

О н

О о

О о о о

° В о

О о о

О о

«»

1-1

«-

1-1

О н

О, !

cf о

o o o

О, I а

0> Ф х

O x а 1О

«ООН

Е:( о а эх я х д р д а

О л

О н (А Ю о

К х о х эх о. х х

Р ) и о.

I о.

О х

44l (» х

O. I (D в х о

Х х н

Д (- х

Cg о х о

I о х ({3 х

I о

О .0

О. а

М а

Я Л

Щ а с4

О о

О о о

o o

О О

o o

О О

o o

О О

o o

О O

1-1 и и

1-«

?-«

1-«

?-1 н

?-« н

О н о н«

492880

О, О

o°О

1-1

?-1

1-«

О н

О 92880

Предмет изобретени

Мультипроцессорное вычислительное .устройство с параллельной обработкой информации, содержащее процессоры обработ .

I ки линейных координат. вектора, каждый из которьм содержит соединенные последо ° вательно приемный регистр, блок постоянного сдвига информации, сумматор, выход- ной регистр и буферный регистр, выход которого соединен со вторым входом сумматора, и блок прямой-инверсной передачи процессор обработки угловых координат вектора, содержащий соединенные последовательно блок прямой-инверсной передачи, приемный регистр, сумматор, выходной ре гистр и буферный регистр, выход которого соединен со вторым входом сумматора, блок постоянной памяти, вход которого подключен к выходу блока формирования адреса, а выход соединен с информационным входом блока прямой-инверсной передачи процессора обработки угловых координат вектора; последовательно соединенные генератор импульсов. и распределитель тактовых импульсов, первый выход которого соединен со вторыми входами вы ходных регистров процессоров обработки mнейных и угловых координат вектора, а второй выход вЂ” с соответствующими входами их буферных и приемных регистров, и блок управления инвертированием, первые выходы которого соединены с соответству,ющими входами блоков постоянного сдви PB информации процессоров обработки линейных координат вектора, вторые выходы со16 единены с управляющими входами блоков прямой-инверсной передачи процессоров обработки линейных и угловых координат вектора, а первый вход подключен ко входу задания типа операции устройства, о т л ичающееся тем, что, сцельюповышения быстродействия устройства и сокращения оборудования, оно содержит блоки ,управляемого переменного сдвига информа ð ции в каждом процессоре обработки линейных координат вектора, счетчик итераций, триггер переполнения счетчика итераций и дешифратор сдвига, первый выход которого соединен с первым входом: блока формирования адреса, второй выход соединен с уп- равляющими входами блоков управляемого переменного сдвига информаций, включенными между выходами и входами одноименных блоков прямой инверсной передачи и рй приемных регистров, а вход подключен к первому выходу счетчика итераций, вход ко-, :торого соединен со вторым выходом распре)делителя тактовых импульсов, а второй вы- ход-со входом триггера переполнения счетчика итераций, выход которого соединен со

I вторым входом блока формирования адреса и соответствующими входами блоков постоянного сдвига информации процессоров обработки линейных координат вектора, перЗО вые выходы выходных регистров каждого иэ которых соединены с информационными входами блоков прямой-инверсной переда: чи противоположного процессора обработки линейных координат вектора, вторые выходы

® выходньм регистров процессоров обработки линейных и угловьм координат вектора соединены со вторым входом блока управле- ния инвертированием.

Г ( (( ъ

Заказ Я р Я" Изд. М Ц, Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР

Предприятие «Патент», Москва, Г-59, Бережковская наб., 24