Устройство для испытания логических блоков

 

Я с ю с . K3 s НФОП ййтеитио-текмичесиэЯ библк о им МЬА

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (ш 551578 (61) Дополнительное к авт. свид-ву (22) Заявлено 15.12.75 (21) 2302474/21 с присоединением заявки №(23) Приоритет(43) Опубликовано25.03. 77. Бюллетень №11 (45) Дата опубликования описания 29.05.77 (51) М. Кл.е

G 01 R 31/02

Государственный комитет

Совета Министров СССР па делам изобретений и открытий (53) УДК 621.317.799 (088,8 ) (72) Авторы изобретения

А, А. Даниленко и Ю. М. Корбашов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ИСПЫТАНИЯ ЛОГИЧЕСКИХ БЛОКОВ

Изобретение относится к области автоматики и вычислительной техники, а именно: к испытательной аппаратуре для вычислительной техники и может быть использовано в аппаратуре проверки и поиска неисправностей з в ячейках и блоках, построенных на интегральных схемах.

Известно устройство, состоящее из генератора тактов, выход которого соединен со входом регистра строба и через последова- 10 тельно соединенные блоки задержки со входами соответственно: буфера, шагового генератора и блока сравнения, регистра строба, вход которого соединен с выходом генератора тактов, а выход со входом буфера и вхо- !5 дом регистра случайных кодов, генератора случайных кодов, вход которого соединен с выходом регистра строба, а выход со входом буфера, входы которого соединены с выходами регистра строба, генерато- 20 ра случайных кодов и через блок задержки с выходом генератора тактов, а выходы со входами эталонного логического блока и через шаговый генератор со входами проверяемого логи- 25 ческого блока, входы которого соединены с выходами буфера, а выходы со входами устройства сравнения, шагового генератора, входы которого соединены с выходами буфера и через два последовательно соединенных блока задержки с выходом генератора тактов, а выходы со входами проверяемого логического блока, входы которого соединены с выходами шагоаого генератора, а выходы через двоичный дискриминатор со входами блока сравнения, устройства сравнения, входы которого соединены с выходами эталонного логического блока и через двоичный дискриминатор с выходами проверяемого логического блока Ц,, Недостатком этого устройства чвляется то, что выходы эталонного логического блока соединены с выходами генератора случайных кодов через буфер, а входы проверяемого логического блока соединены с выходами генератора случайных кодов через шаговый генератор и буфер. Поэтому невозможно перед началом проверки устанавливать проверяемый и эталонный блоки, содержащие схемы с элементами памяти, в иден551573 тичное состояние. Кроме того, в процессе проверки на входах этих блоков могут возникать запрещенные комбинации. B связи с этим на данном устройстве можно проверять только логические блоки, не содержащие схем с элементами памяти. Все это значительно снижает функциональные возможности известного устройства.

Бель изобретения — расширение функциональных возможностей устройства. 0

Это достигается тем, что в устройство для испытаний логических блоков, содержащее генератор тактов, генератор случайных кодов, эталонный и логический блок и блок сравнения, введены блок управления, дешиф- 15 ратор, П - разрядный сумматор по и од 2 и коммутатор, при этом блок управления включен между выходами генератора тактов и блока сравнения и входами коммутатора и генератора случайных кодов, между выходом 20 которого и вторым входом коммутатора включены последовательно соединенные дешифратор и П -разрядный сумматор по 01082, а выходы коммутатора соединены соответственно с блоком сравнения и входными зажимами

25 эталонного и испытуемого логического блока, к выходным зажимам которых подключены тре тий и четвертый входы коммутатора.

На чертеже представлена блок-схема устройства для испытании логических блоков.

Устройство состоит из генератора тактов 1, блока 2 управления, генератора 3 случайных кодов, дешифратора 4,.й -разрядного сумматора 5 по поИ, эталонного логического блока 6, коммутатора 7, проверяемого логичес35 кого блока 8 и блока 9 сравнения. Соответствующие выходы блока 2 управления соединены со входами генератора 3 и соответствующими входами коммутатора 7. Соответствующие входы блока 2 управления соеди40 иены с выходом генератора 1 и выходами блока 9 сравнения. Выходы генератора 3 соединены со входами дешифратора 4. Выходы дешифратора 4 соединены со входами Л -разрядного сумматора 5 потт10д 2. Соот. 45 ветствующие выходы коммутатора 7 соединены со входами блока 9 сравнения, эталонного логического блока 6 и проверяемого логического блока 8. Соответствующие входы коммутатора 7 соединены с выходами

50 й-разрядного сумматора 5 п10д 2,эталонного логического блока 6, проверяемого логического блока 8, а также соответствуюшими выходами блока 2.

Работает устройство следующим образом, Перед началом проверки коммутатор 7 в соответствии с предварительной установкой блока 2 коммутирует внешние контакты з

60 проверяемого и эталонного логических блоков 8 и 6 или на вход блока 9 (выходные контакты), или на выход П -разрядного сумматора по ГП0 2 (входные контакты).

Проверка начинается с того, что проверяемый и эталонный логические блоки устанавливаются в идентичное состояние, для чего на входы этих логических блоков подаются коды бегущей "1" и бегущего "0".

При проверке частота с генератора 1 через блок 2 вырабатывает очередной случайный код на генераторе 3, который возбуждает соответствующую шину дешифратора 4 и перебрасывает соответствующий разряд Я—

-разрядного сумматора 5 по гйо02 в противоположное состояние. Образованный таким образом случайный код через коммутатор 7 поступает на входы проверяемого и эталонного логических блоков 8 и 6, выходы с которых через коммутатор 7 поступают на устройство сравнения 9. При неравенстве реакции проверяемого и эталонного логических блоков 8 и 6 сигнал неравенства через устройство управления 2 прерывает частоту, поступающую на генератор 3, и все устройство находится в статическом состоянии.

На индикации блока 9 видны номера выходных контактов, давших разную реакцию. Qaлее при помощи специальных щупов, объединенных схемой сравнения, проверяют потенциалы в идентичных точках проверяемого и эталонного логических блоков 8 и 6, двигаясь от несовпавших выходных контактов.

Неисправным элементом считается тот, потенциалы на входах которого равны, а выходы разные. При устранении неисправности блок 2 управления пропустит частоту на вход генератора 3 и проверка будет продолжена.

Если вместо генератора случайных кодов используется генератор псевдо-случайных кодов, то длину генератора выбирают в зависимости от необходимого периода повторения псевдо-случайных кодов, а на дешифратор заводят тольков К разрядов данного генератора. К выбирается из соотношения

AC 2 где 11 — общее количество внешК них контактов проверяемого (эталонного) логического блока.

Полнота проверки на предлагаемом устройстве оценивается из следующих соображений. Блоки (ячейки), выполненные на интегральных схемах с количеством внешних контактов более 200, как правило, состоят из взаимонезависимых логических схем (исключая цепи нуления) с количеством внешних входных контактов не более 20. При этом регистр, состоящий из 2 разрядов, каждый из которых имеет Ц входных контактов, необходимо рассматривать как устройство, состоящее изб взаимонезависимых схем, так как для проверки регистра не нужен полный

551573 перебор кодов на всех его входных контактах, равный 2(g> а достаточно, чтобы полный набор был на входных контактах каждого из Я разрядов. Запрещенных комбинаций на входах этих схем не возникает из-за условия: каждый последующий код отличается от предыдущего только на один разряд.

Запрещенными (для триггеров серии "логика") являются комбинации, при которых оба активных потенциала (на единичном и нулевом входах) одновременно сменяются на пассивные и триггер может стать в любое состояние.

Комбинации, при которых на обоих входах активные потенциалы не являются запрещенными, так как при правильной работе выходы1 триггеров проверяемого и эталонного логических блоков определены и идентичны, а очередной проверочный код оба потенциала одновременно сменить на пассивные не может. Вероятность проверки любой взаимоне- g0 зависимой логической схемы даже полным перебором (для проверки обычно используется часть кодов полного перебора) при 4 мин проверке на частоте 1МГц, количестве входных контактов взаимонезависимой схемы равном

15 и общем количестве внешних контактов блока (ячейки) 360 равна:

2Х х к > o,998, где ) — количество входных контактов взаимонезависимой логической схемы:, П вЂ” общее число входных контактов;

Я вЂ” количество тактов за время проверки, Использование этого устройства позволит повысить функциональные возможности и эффективность использования испытательной аппаратуры при проверках логических блоков на больших частотах и имеющих неограниченное количество внешних контактов. При этом снимаются ограничения на содержание в проверяемых блоках схем с элементами памяти. Следует отметить также, что вероятность проверки логических блоков очень велика, а необходимость в составлении проверочных тестов отсутствует.

Формула изобретения

Устройство для испытания логических блоков, содержащее генератор тактов, генератор случайных кодов, эталонный логический блок и блок сравнения, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей устройства, в него введены блок управления, дешифратор, -разрядный сумматор по 01012 и коммутатор, при этом блок управления включен между выходами генератора тактов и блока сравнения и входами коммутатора и генератора случайных кодов между выходом которого и вторым входом коммутатора включены последовательно соединенные дешифра.тор и и -разрядный сумматор по Гпод 2, а выходы коммутатора, соединены соответственно с блоком сравнения и входными зажимами эталонного и испытуемого логического блока, к выходным зажимам которых подключены третий и четвертый входы коммутатора.

Источники информации, принятые во внимание при экспертизе:

1. Патент США Мо 36 14608, кл. 3 2473, 1971 (прототип).

85 ХЗ73

Составитель П. Лягни

Редактор E. Либкина Техред О. Луговая. Корректор Ж. Кеслер

Заказ 117/23 Тираж 1052 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113О35, Москва, Ж-35, Раушская наб. д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Устройство для испытания логических блоков Устройство для испытания логических блоков Устройство для испытания логических блоков Устройство для испытания логических блоков 

 

Похожие патенты:

Изобретение относится к электротехнике, в частности к диагностированию устройств релейной защиты и противоаварийного управления в системах электроснабжения (РЗА)

Изобретение относится к контрольно-измерительной технике и может быть использовано для обнаружения и указания места неисправного элемента в цифровых схемах

Изобретение относится к автоматике и вычислительной технике и может быть использовано при отладке логических блоков, микропроцессорных систем, ЭВМ и т.д
Наверх