Модульное интегрирующее устройство

Авторы патента:

G06F7/64 - цифровые дифференциальные анализаторы, т.е. вычислительные устройства для дифференцирования, интегрирования или решения дифференциальных и интегральных уравнений с помощью импульсов, представляющих приращения; другие инкрементные вычислительные устройства для решения различных уравнений (G06F 7/70 имеет преимущество; дифференциальные анализаторы, использующие комбинированную вычислительную технику G06J 1/02)

G01J1/02 - элементы конструкции

МОДУЛЬНОЕ ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО, содержащее в каждом модуле узел вычисления мантиссы приращения, узел выравнивания порядка, сумматор приращения, узел формирования переменной, причем первый выход узла формирования переменной каждого модуля соединен с первым входом узла вычисления мантиссы приращения предыдущего модуля, второй вход которого соединен с соответствующим входом устройства, выход узла вычисления мантиссы приращения через узел выравнивания порядка соединен с первым входом сумматора приращения, второй выход узла формирования переменной соединен с соответствующим выходом устройства, отличающееся тем, что, с целью упрощения устройства, в каждый модуль его введены элементы И, ИЛИ, причем выход сумматора приращения через первый элемент И соединен с входом узла формирования переменной своего модуля и через второй элемент И с вторым входом сумматора приращения последующего модуля, третий выход узла формирования переменной через третий элемент И соединен с первым входом элемента ИЛИ, второй вход которого через четвертый элемент И соединен с выходом элемента ИЛИ последующего модуля, выход элемента ИЛИ соединен с входом узла выравнивания порядка своего модуля, управляющие входы элементов И каждого модуля объединены и соединены с соответствующим управляющим входом устройства.

Изобретение относится к области вычислительной техники и может быть применено для целей моделирования и управления. Известна цифровая интегрирующая машина, содержащая сумматор приращений, группу регистров. Недостатком известной интегрирующей машины является сложность ее структуры. Наиболее близкой по технической сущности к данному изобретению является интегрирующее устройство, содержащее в каждом модуле узел вычисления мантиссы приращения, узел выравнивания порядка, сумматор приращения, узел формирования переменной, причем первый выход узла формирования переменной каждого модуля соединен с первым входом узла вычисления мантиссы приращения предыдущего модуля, второй вход которого соединен с соответствующим входом устройства, выход узла вычисления мантиссы приращения через узел выравнивания порядка соединен с первым входом сумматора приращения, второй выход узла формирования переменной соединен с соответствующим выходом устройства. Недостатком этого устройства также является сложность структуры. Цель изобретения упрощение устройства. Цель достигается тем, что в каждый модуль устройства введены элементы И, ИЛИ, причем выход сумматора приращений через первый элемент И соединен с входом узла формирования переменной своего модуля и через второй элемент И с вторым входом сумматора приращения последующего модуля, третий выход узла формирования переменной через третий элемент И соединен с первым входом элемента ИЛИ, второй вход которого через четвертый элемент И соединен с выходом элемента ИЛИ последующего модуля, выход элемента ИЛИ соединен с входом узла выравнивания порядка своего модуля, управляющие входы элементов И каждого модуля объединены и соединены с соответствующим управляющим входом устройства. На чертеже представлена блок-схема модульного интегрирующего устройства. Модульное интегрирующее устройство содержит модули 1, 2, 3, 4, в состав которых входят узел вычисления мантиссы приращения 5, узел выравнивания порядка 6, сумматор приращения 7, элементы И первый, второй, третий, четвертый 8, 9, 10, 11, элемент ИЛИ 12, узел формирования переменной 13, входы переменной интегрирования 14 и подынтегральной функции 15, выходы ординаты и приращений переменной, используемых в качестве подынтегральной функции 16 и в качестве переменной интегрирования 17. Задача подлежащая решению в данном интегрирующем устройстве представляется в виде уравнений Шеннона, которые могут быть записаны следующим образом: (1) В этих выражениях у_o константа, у₁ х независимая переменная, у_k (k 2, 3. N) значения функций, входящих в систему, у_k начальные значения переменных y_k (k 2, 3. N), A_kpq равные 0 или 1 постоянные коэффициенты, задающие программу соединения вычислительных блоков, N количество входящих в систему функций. В данном интегрирующем устройстве решение уравнений (1) заменяется решением системы разностно-квантованных уравнений и может быть упрощено записано в виде алгоритма (2) для формул численного интегрирования заданного порядка точности, представленных через ординаты и их первые разности или ординаты и их высшие разности. (2) ; 2.5 (2) В этих выражениях S_pq приращение интеграла, y_k приращение k-той переменной, (i+1), (i+2) номер шага интегрирования, m(b) мантисса числа "b", F_pq[. формула численного интегрирования по Стильеcу, Ф[. формула экстраполяции приращений; (S{ k, p, q}) совокупность квантованных мантисс ординат и приращений, необходимых для выполнения вычислений в соответствии с формулами F_pq[. или Ф[. Pe[a] функция расчленения, позволяющая из числа а выделить число с r-го по l-ый разряд включительно; П_s(i+1) или П_s(i+2)(S{ k, p, q} ) общий порядок ординаты и приращений s-ой функции на (i+1)-ом или (i+2)-ом шаге решения; П_k(i+2) изменение общего порядка ординаты и приращений k-той функции (ниже с целью упрощения описания используется термин "порядок переменной" или "изменение порядка переменной"); L_kpq(i+1) разность порядка мантиссы приращения интеграла, входящего в сумму (с.4) при формировании приращения k-той функции, и порядка k-ой переменной. Выполнение вычислений осуществляется с помощью модулей 1, 2, 3, 4 одного типа. Узел вычисления мантиссы приращения 5 служит для вычисления мантиссы приращения интеграла. Узел выравнивания порядков 6 служит для определения разности L_kpq(i+1) порядка мантиссы приращения интеграла и порядка переменной, для формирования которой используется вычисляемое в данном блоке приращение интеграла, в этом же узле осуществляется выравнивание порядка мантиссы приращения интеграла до порядка упомянутой переменной путем сдвига мантиссы. Узел формирования переменной 13 служит для формирования новых значений ординаты переменной и ее экстраполированного приращения, промежуточного хранения и квантования мантисс этой ординаты и всех ее приращений, а также для определения изменения порядка переменной, формирования нового порядка и нормализации мантисс. Мантиссы во всех регистрах узла размещены с выравненными порядками и имеют один общий порядок (порядок переменной). Благодаря этому операции экстраполяции, суммирования, квантования и т.п. выполняются над мантиссами как и в машине с фиксированной запятой. В каждом из регистров осуществляется анализ старших разрядов для выработки признаков нормализации. Разряды переполнений и их относительное расположение в регистрах выбираются таким образом, что при переходе от шага к шагу на всем интервале решения задачи переполнение любого из регистров не превышает n разрядов, где n постоянная для данной структуры. В частности, может быть выбрано n 1. Это обеспечивается благодаря использованию особенности ограниченного изменения порядков мантисс приращений и ординат гладких функций при пошаговых вычислениях. Нормализация осуществляется путем одновременного смещения мантисс во всех регистрах узла в пределах n разрядов влево или вправо. Признак нормализации (влево, вправо) вырабатывается в результате анализа старших разрядов только ординаты и приращений формируемой переменной. Сумматор приращений 7 служит для формирования уточненного приращения переменной путем суммирования приращений интегралов или их частичных сумм. Принцип работы устройства заключается в том, что суммируемые приращения интегралов вычисляются в модулях структуры, расположенных рядом в последовательной цепочке модулей. Выход каждого двухвходового сумматора приращений 7 связан не только с узлом формирования переменной 13 данного модуля 1 (через коммутируемый по программному признаку элемент И8), но и через коммутируемый элемент И9 по программному признаку с вторым входом сумматора 7 следующего модуля 2. Приращение переменной, соответствующее левой части одного из уравнений системы Шеннона, формируется в том модуле, на сумматоре которого оказываются сложенными все приращения интегралов, входящие в правую часть этого же уравнения. Благодаря использованию такого принципа задействования модулей и их соединения в устройстве максимальное количество одновременно суммируемых приращений интегралов не зависит от структуры модуля и ограничивается частотными характеристиками используемых элементов. В связи с уменьшением количества входов модуля за счет сокращения входов многовходового сумматора существенно уменьшается количество межблочных соединений. В случае если на выходе сумматора данного модуля получается еще не полная сумма приращений, то формирование переменной этого блока может быть использовано для хранения и выдачи постоянной величины, используемой в вычислениях. Поступление числовой информации из сумматора в этот узел прерывается с помощью элемента И 8. Для организации процессов выравнивания порядков осуществляется коммутируемая передача порядков из узлов переменных в узлы выравнивания порядков. При этом значение порядка данной переменной передается из соответствующего узла формирования переменной в те узлы выравнивания порядков данного и предыдущих блоков цепочки, на которые поступают мантиссы приращений интегралов, вычисляемые и суммируемые в соответствии с правой частью уравнения Шеннона этой переменной. Для этого выход узла формирования переменной 13 через элемент И 10 соединяется с первым входом элемента ИЛИ 12. Выход элемента ИЛИ 12 соединяется с вторым входом узла выравнивания порядка 6 данного блока и через И 11 с вторым входом элемента ИЛИ 12 предыдущего блока. Предположим, что в узле 13 модуля 2 формируется k-ая переменная, а в узлах вычисления мантиссы приращения 5 модулей 1 и 2 определяются приращения интегралов, входящие в правую часть уравнения Шеннона для k-ой переменной. Вычислительный процесс начинается выдачей с первого выхода узла 13 модуля 3 q-ой переменной порядка П_q(i+1) переменной интегрирования. Значение П_q(i+1) в соответствии с программой коммутации поступает на вход приращений переменной интегрирования 14 модуля 2 и далее через узел 5 в узел управления выравниванием порядков 6. Эти же значения П_q(i+1) по программе коммутации поступают на входы переменной интегрирования других решающих блоков. Одновременно со второго выхода узла 13 модуля 4 р-ой переменной на вход 15 модуля в соответствии с программой коммутации поступает порядок П_p(i+1) подынтегральной функции. Значение П_р(i+1) проходит через узел 5 в узел 6. Эти же значения П_p(i+1) по программе коммутации следуют на входы подынтегральной функции других блоков вычисления приращений интегралов. С третьего выхода узла 13 модуля 2 k-ой переменной значение порядка переменной П_k(i+1) поступает через И 10 и ИЛИ 12 в узел выравнивания порядка 6 этого же блока и на элемент И 11 блока 1. Через элементы И 11 и ИЛИ 12 блока 1 значение П_k(i+1) поступает в узел выравнивания порядка 6 блока 1. В каждом из узлов 6 модулей на основе полученных порядков осуществляется вычисление L_kpq(i+1) (2.2). В регистр переменной интегрирования узла 5 модуля 2 из узла 13 блока 3 заносятся квантованные значения мантисс приращений q-ой переменной. По выходу 17 эти же приращения поступают в соответствии с программой коммутации на входы переменной интегрирования других блоков вычисления приращений интегралов. С выхода узла 13 модуля 4 p-ой переменной поступают квантованные значения мантисс средней ординаты и ее приращений на вход 15 подынтегральной функции модуля 2 в узел 5. Одновременно эта же информация по шине 16 поступает в другие блоки вычисления мантисс приращений интегралов. В узле 5 модуля 2 при поступлении на вход подынтегральной функции мантисс средней ординаты и ее приращений осуществляется вычисление мантиссы приращения интеграла. Вычисленное значение мантиссы приращения интеграла поступает в узел выравнивания порядков 6. Если L_kpq(i+1)<0 то мантисса в регистре узла 6 сдвигается вправо на L разрядов. Если L_kpq(i+1)<0 и L>r где r разрядность мантиссы m(y_k(i+1)), то с целью сокращения времени вычислений эта мантисса может быть исключена (заблокирована) из участия в процессе суммирования и отработка сдвига на L тактов вправо не выполняется. В результате младшие разряды соответствующих приращений m(S_pq(i+1)) на входе сумматоров 7 блоков 1 и 2 оказываются согласованными по весу как между собой, так и с младшими разрядами k-ой переменной, хранящейся в узле 13 модуля 2. Далее начинается процесс суммирования приращений (2.4). С выхода узлов выравнивания порядков 6 решающих блоков на входы сумматоров 7 поступают приращения m(S_pq(i+1)) с выравненными порядками. Если L_kpq(i+1)>0, то выдача m(S_pq(i+1)) из узла 6 задерживается на L_kpq(i+1) тактов, после чего из соответствующего узла 6 приращение с выравненным порядком поступает на вход сумматора 7. С выхода сумматора 7 блока 1 приращение поступает через элемент И 8 на второй вход сумматора 7 блока 2. Из узла 6 на второй вход сумматора 7 блока 2 поступает приращение интеграла, вычисленное в узле 5 этого же блока. С выхода последнего сумматора сумма приращений, соответствующая приращению k-ой переменной, поступает в узел 13 этой переменной. Суммирование заканчивается после того, как на вход сумматора 7 поступят разряды приращений интегралов, равные по весу старшему разряду переполнений переменной в узле 13 (n-ый разряд слева от запятой мантиссы приращения k-ой переменной), т.к. переполнение разрядной сетки регистров узла переменной при переходе от шага к шагу не превышает n разрядов. После завершения операции суммирования в узлах 13 осуществляется формирование кода изменения порядка Пк(i+2) мантисс ординат и их приращений с целью нормализации. Выполнение нормализации чисел и их квантование может быть совмещено во времени с другими операциями, например с выдачей этих чисел в узлы вычисления приращений интегралов. Использование новых соединений в данном интегрирующем устройстве с плавающей запятой выгодно отличает ее от указанного прототипа, т.к. обеспечивается однородность структуры, упрощается многовходовой сумматор при одновременном обеспечении возможности суммирования приращений интегралов по количеству независимо от структуры решающего блока, уменьшается количество коммутируемых межблочных соединений, упрощаются процессы и схемы выравнивания порядков, суммирования и нормализации.

Формула изобретения

РИСУНКИ

Рисунок 1

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 36-2000

Извещение опубликовано: 27.12.2000