Устройство для декодирования сверточного кода

 

I т!

ОП ИСАЙИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик (»I 675616

К АВТОРСКОМУ СВИДИТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 26.10.77 (21) 2538066 18-09 с присоединением заявки №вЂ” (23) Приоритет—

Н 04 L 17/30//

Н04L 110

1 осударственный квинтет

СССР по делам нзооретеннй н открытнй

Опубликовано 25.07.79. Бюллетень №27

Дата опубликования описания 03.08.79 (53) УДК 621.394..14 (088.8) (72) Авторы изобретения

А. Е. Дощечкин и А. В. Савчук

Одесский электротехнический институт связи им. А. С. Попова (7l) Заявитель (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ СВЕРТОЧНОГО

КОДА

Изобретение относится к телеграфной связи и может быть использовано в системах связи для повышения помехоустойчивости и эффективности.

Известно устройство для декодирования сверточного кода, содержащее блок вычисления метрик ветвей, п параллельных каналов обработки, каждый из которых состоит из двух сумматоров, к входам которых подключены выходы соответствующи х регистров памяти, коммутатор метрик ветвей, блок памяти решений и компярятор 111. Выходы сумматоров полключ LIbl к входам блока сравнения, выход кот рого подключен к

B oäó коммутатора мет1шк ветвей. Соответствующие выходы регисTpon памяти по.1ключены через элемент И, 1И к вхо,1; б,пока нормированного порога.

Однако это устройство облядает недостаточно высоким быстродсиств км.

Целью изобретения является повышение быстродействия и упрощение устройства.

Для этого в устройстве для декодирования сверточного кода, содержащем блок вычисления метрик ветвей и и параллельных каналов обработки, каждый из KoTopl>lx сосТоНТ из двух сумматоров. к входа vl которых

2 подключены выходы соответствующих регистров памяти, а выходы сумматоров подключены к входам блока сравнения, и коммутатор метрик ветвей, к управляющему входу которого подключен выход блока сравнения, кроме того, соответствующие выходы регистров памяти через элемент И, 1И подключены к входу блока нормированною порога, а также блок памяти решений и компаратор, выход блока вычисления метрпк ветвей непосредственно подклк1чен к входам младших разрядов сумматоров п каня. IoB обработки,к входам обьединенных старших разрядов которых подключен выход блока нормированного порога, при этом первые выходы коммутаторов метрик ветвей и ка на IoB обработки подключены к входам записи соответствующих регистров памяти, а вторые выходы коммутаторов метрик ветвей п каналов через блок памяти решений подключены к входу компаратора.

На чертеже представлена с руктурняя щ электрическая схема предлагаемого устройства.

Оно содержит блок 1 вычисления метрик ветвей п параллепьных каналов обработки, каждый из которых содержит регпстрь; памяти, сумматоры 3, блок 4 сравнения и коммутатор 5 метрик ветвей, а также блок б памяти решений, компаратор 7, блок 8 нормированного порога и элемент ИЛИ 9.

Устройство работает следующим образом.

Последовательность сверточного кода поступает на вход блока 1 вычисления метрик ветвей, одновременно являющийся входом устройства. На выходе блока 1 вычисления метр : ветвей вырабатываются двоичные числ н (метрики ветви), велич и на которых определяется степенью корреляции принятой 1о кодовой ветви, т. е. определенного количества последовательных кодовых символов, с каждой из возможных ветвей применяемого сверточного кода. Эти числа поступают на младшие входы сумматоров З.,г),ругие входы сумматоров подключены к выходам регистров 2 памяти, в которых хранятся двоичные числа (метрики состояния) . Результаты сложения с выходов сумматоров 3 подаются на входы блоков 4 сравнен. я и дальше на коммутаторы 5 метрик ветвей, где вырабатывается информация о принятой кодовой последовательности. Эта информация подается на вход блока 6 памяти решений для дальнейшей обработки, а затем на вход компаратора 7, выход которого является выходом устройства. 15

Одновременно вновь вычисленные метрики состояния с первых выходов 10 коммутаторов 5 метрик ветвей поступают на входы !1 регистров 2 памяти. Вышеприведенная операция непрерывно повторяется в процессе обработки принимаемой информации и после каждой такой операции величина метрик состояния увеличивается. Поэтому, чтобы избежать переполнения регистров 2 памяти, необходимо осуществлять вычитание одного и того же числа из всех метрик м состояния. Эту операцию одновременного вы нггания называют нормализацией. Сигнал о нсобх<гдимостн нормализации (опасности переполнения памяти) вырабатывается с помощгио элемента И,1И .) и поступает на вход блока 8 нормированного порога. срорлгула изобретенгиг

Устройство для декодирования сверточного кода, содержащее блок вычисления метрик ветвей и п параллельных каналов обработки, каждый из которых состоит из двух сумматоров, к входам которых подкгггочсны выходы соответствующих регистров памяти, а выходы сумматоров подключены к входам блока сравнения, и коммутатор метрик ветвей, к управляющему входу которого подключен выход блока сравнения, кроме того, соответствующие выходы регистров памяти через элемент ИЛИ подключены к входу блока нормированного порога. а также блок памяти решений и компаратор. отличающееся тем, что, с целью повышения быстродействия и упрощения устройства. выход блока вычисления метрик ветвей непосредственно подключен к входам младших разрядов сумматоров и каналов обработки, к входам объединенных старших разрядов которых IIo;Iê.IêIм<гаратора.

1!от<>чннкн информации, принятые во BHllмаг<и< нрн экс<гсртизе

1. Лвт<грскос свидетельство СССР

Хо 5!0803, кл. И 04 1. 17/30, !973.

ЦН И И П И Заказ 4345, 5 I Тираж 774 Подписное

Филиал llll ll «Патент», г. Ужгоро <, ул. Проектная, 4

Устройство для декодирования сверточного кода Устройство для декодирования сверточного кода 

 

Похожие патенты:

Изобретение относится к кодированию с исправлением ошибок, используемому при передаче коротких сообщений по каналам низкого качества, и, более конкретно, к способу параллельного каскадного сверточного кодирования и к соответствующему устройству декодирования
Наверх