Цифровая вычислительная машина

 

хъ =се-..„-. -„„„ц„ па е: : но-те..ничейная екa i@1., A

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<>6829О!

Союз Советских

Социалистических

Республик (61) Дополн ительное к авт. свид-ву— (22) Заявлено 26.06.68 (21) 1253015/18-24 (23) Приоритет — (32) 25.07.67 (31) В П42М/126185 (33) ГДР (43) Опубликовано 30,08.79. Бюллетень ¹ 32 (45) Дата опубликования описания 31.08.79 (51) М.Кл б 06 F 15/00

Государственный комитет ссср (53) УДК 681.327.2 (088.8) по делам изобретений и открытий (72) Авторы мзо бретен ия

Иностранцы

Вальтер Шидовитц и Инго Девальд (ГДР) Иностранное предприятие

«ФЕБ Электронише Рехенмашинен» (ГДР) (71) Заявитель (54) ЦИФРОВАЯ ВЪ|ЧИСЛИТЕЛЬНАЯ МАШИНА

Изобретение относится к области цифровой вычислительной техники и может быть использовано при построении высокопроизводительных цифровых вычислительных машин.

Известны цифровые вычислительные машины, содержащие процессор, кодовую магистраль, запоминающее устройство, каналы и схему приоритета.

Недостатком известных устройств является недостаточно полное использование циклов запоминающего устройства.

Цель изобретения — повышение быстродействия машины.

Предлагаемая цифровая вычислительная машина отличается тем, что она содержит дополнительные кодовые магистрали, связывающие вместе с основной кодовой магистралью запоминающие устройства через схемы коммутации с каналами и процессором, и группу схем сравнения, входы первых схем сравнения соединены с выходами двух каналов, различных в совокупности для каждой схемы сравнения, входы других схем сравнения соединены с выходами канала и процессора соответственно, а выходы схем сравнения соединены с соответствующими входами схемы приоритета, причем канал с высшим приоритетом соединен через схему коммутации, управляющий вход которой соединен с выходом старшего разряда схемы приоритета, с первой кодовой магистралью, а канал с низшим приоритетом соединен через схему коммутации, уп5 равляющий вход которой соединен с выходом младшего разряда схемы приоритета, с последней кодовой магистралью.

Это позволяет увеличить производитсльность цифровой вычислительной машины с

10 единой схемой приоритета за счет использования дополнительных кодовых магистралей и предоставления доступа к блокам запоминающего устройства устройствам с низким приоритетом, когда устройства с бо15 лее высоким приоритетом работают с тем с тем же блоком запоминающего устройства.

На фиг. 1 дана блок-схема предлагаемой цифровой вычислительной машины; на

2о фиг. 2 — схема приоритета.

Блок-схема на фиг. 1 относится к конкретному случаю, когда запоминающее устройство состоит из четырех блоков 1 — 4 (n=-4), имеется три канала 5 — 7 (пг=3) и

2> процессор 8 одновременно обрабатывающий одну кома нду (/ =- 1) .

В цифровой вычислительной машине имеется две кодовые магистрали 9 и 10 (и, =2), причем одновременно несколько

ЗС устройств (каналы и процессор) могут об682901

05 бо

55 ращаться к нескольким блокам запоминающего устройства, Используя несколько кодовых магистралей (9 и 10), при помощи анализа адресов ячеек запоминающего устройсгва добиваются того, что устройства низкого приоритета могут взаимодействовать с блоками запоминающего устройства, если устройства с более высоким приоритетом связаны с теми же блоками запоминающего устройства.

Коммутация запоминающего устройства должна производиться в начале каждого ци,кла.

Если имеется т каналов, то каналы и процессор получают приоритеты от 1 до

1 +т. Вследствие это; î могут появиться

1+иг запросов на следующий цикл работы запоминающего устройства одновременно.

Распределение приоритетов осуществлено жестко, их последовательность любая. В конкретном случае., представленном на чертеже, каналы имеют гриоритеты 1, 2, 4, процессорр имеет пр иор итет 8.

Запоминающее устройтсво может состоять из п независкмо работаюц.их блоков, которые различаются по адресам. Возможно, что все устройства цифровой вычислительной машины о .азываются активными, но максимально может распределяться п,=и самостоятельных циклов для отдельных блоков запоминающего устройства по и, различным кодовым магистралям. Но можно так же коммутировать из п блоков запоминающего устройстьа лишь некоторые. В этом случае lг больше ггь Далее предполагается, что 1+m)n .

Коммутация происходит следующим образом.

Сначала опрашивается устройство с приоритетом 1. Если оно требует цикл запоминающего устройства, то он представляется по кодовой магистрали 9. Пусть это устройство работает с блоком 1 запомина:ощего устройства. Если одновременно имеется требование устройства с приоритетом 2, то проверяется, не относится ли это требование тоже к блоку 1. Если последнее не имеет места, то этот запрос удовлетворяется по кодовой магистрали 10, причем используется,,например блок 2 запоминающего устройства. В противном случае устройство с приоритетом 2 не получает доступа к запоминающему устройству и анализируется запрос от устройства с приоритетом 8 .t т. д, Наличие нескольких требований к о„-ним и ет мже блокам запоминающего устройства устанавливается путем сравнения адресов запрашиваемых ячеек. Эта операция осуществляется схемами сравнения

11 — 16. Связь между блоками запоминающего устройства с каналами и процессором устанавливается при помощи схем коммутации 17 — 20 с управляющими входами 21 — 23 для кодовой магистрали 9 и с управляющп5

l0

QQ

50 ми входами 24 — 26 для кодозой магистрали

10.

Каждая из схем сравнения 11 — 16 yctaнавливает факт наложения сигналов тоебований 27 — 29 со стороны некоторых устройств цифровой вычислительной машины к некоторому блоку запомина.оп;его устройства. Прямые С1 — Сб и инверсные

С7 — С12 выходы схем сравнения соединяются с соответствующими входами схемы приоритета (см. фиг. 2).

По сигналу опроса требований 80 сигналы требований 27 — 29 циклов запомина1ощего устройства фиксируются на триггерах

81 — 33 требований 5 и 6 каналов и процессора соответственно в регистре 84.

Схема приоритета имеет следующие выходные триггеры: триггер 85 сигнала «цикл выделен» для канала 5 по кодовой магистрали 9, триггер 86 сигнала «цикл выделен» для канала 6 по кодовой магистрали 9, триггер 37 сигнала «цикл выделеч» для процессора 8 по кодовой магистра.-.;. 9, триггер 88 сигнала «цикл выделен» д-.я кз ала б по кодовой магистрали 10, триггер 39 сигнала «цикл выделен» для пооцессора 8 по кодовой магистрали 10, триггер 40 сигнала «цикл выделен» для канала 7 по кодовой магистрали 10, триггеры 85 — 87 объединены в регистр 41, триггеры 88 — 40 объединены в регистр 42.

Схема сравнения 11 осуществляет сопоставление адресов запросов .кана",îâ 5 и 6.

Схема сравнения 13 сопоставляет адреса запросов каналов 5 и 7.

Схемы сравнения 12, 14, 16 сопоста"-."ÿâò адреса запросов процессора с каналами 5, б и 7 соответственно.

Схема сравнения 15 сопоставляет адре=а запросов каналов б и 7.

Прямые выходы схем сравнения 11 — 16 индицируют отсутствие совпадений соответствующих адресов, инверсные — наличие такого события.

Канал 7 сам не предъявляет требований, но ему предлагаются все циклы, в которых не нуждаются каналы 5, 6 и процессор. Он сам определяет, требуются ли они ему.

Коммутация осуществляется следующим образом.

Требования цикла заявляются сигналами 27 — 29. Этими сигналами и сигналом 30 устанавливаются триггеры 31 — 33 регистра

84. Каждому каналу и процессору придан триггер. Одновременно могут быть включены все триггеры, При следующих условиях вкл очается каждый раз один триггер в регистрах 41 и 2.

Ооозначим прямые и инверсные выходы триггеров 81 — 88 К1 — КЗ и К4 — Кб соответственно. Тогда эти условия мо,ут быть за;;исаны булевыми зы,";.:кспиямп:

682901

21 — Кl

22 — К4/\ К2

23 — K4 Л К2Л КЗ

24 — Кl Л К2 Л С1

25 — К1 Л К2 Л КЗ Л С7 /1 С4 \/ К4 Л

Л 1(2 Л КЗ Л С4 \/ Кl Л К5 Л КЗ Л

ЛС2

26 — Кl Л К Л КЗ Л С7ЛС10 Л Гб il

,/К4Л К5Л KÇ i/ К4ЛК2Л КЗ Л

Л С10ЛС6 / Kl Л К5 Л KÇ Л С8 Л }о

Л Сб\/ Kl Л К2 Л Кб Л С7 Л С5 1/

V K4 Л К5 Л KÇ Л Сб,/ Kl Л К5 Л

Л Кб Л СЗ,/ K4 Ë К2 Л К6 /1 С5

Например, пятое из этих равенств озна- 15 чает, что триггер 89 будет установлен в единицу, если процессор и каналы 5 и б заявили требование и оба канала требуют один и тот же блок запоминающего устройства, а процессор требует другого блока, или ес- 2О ли процессор и канал б требует различных блоков памяти, а канал 5 не требует блоков памяти, или, если процессор и канал 5 требуют различных блоков памяти, а канал б не выставляет запросов. Требование с 2з высшим приоритетом удовлетворяется по кодовой магистрали 9. Следующие приоритеты опрашиваются по очереди, а требование с высшим приоритетом, адрес блока которого отличается от адреса требования, ЗО получившего доступ по кодовой магистрали

9, получает доступ по кодовой магистрали

l0. С регистра 41 можно считать, какое из устройств получит цикл запоминающего устройства по кодовой магистрали 9, а с регистра 42 — по кодовой магистрали 10.

Для блоков с высшим и низшим приоритетами требование должно удовлетворяться лишь по одной кодовой магистрали, так как в первом случае всегда будет происхо- 40 дить выборка, а во втором случае — лишь если, по крайней мере, имеется одновременно следующее требование. Поэтому требование для канала 5 удовлетворяется по кодовой магистрали 9, для канала 7 лишь по кодовой .магистрали 10.

B описанной схеме коммутации в цифровой вычислительной машппе имел место синхронный режим работы, но она применима и в случае асинхронного режима работы.

Формула изобретения

Цифровая вычислительная машина, содержащая процессор, кодовую магистраль, запоминающие устройства, каналы и схему приоритета, отличающаяся тем, что, с целью повышения быстродействия, она содержит дополнительные кодовые магистрали, связывающие вместе с основной кодовой магистралью запоминающие устройства через схемы коммутации с каналами и процессором, и группу схем сравнения, входы первых схем сравнения соединены с выходами двух каналов, различных в совокупности для каждой схемы сравнения, входы других схем сравнения соединены с выходами канала и процессора соответственно, а выходы схем сравнения соединены с соответствующими входами схемы приоритета, причем канал с высшим приоритетом соединен через схему коммутации, управляющий вход которой соединен с выходом старшего разряда схемы приоритета с первой кодовой магистралью, а канал с низшим приоритетом соединен через схему коммутации, управляющий вход которой соединен с выходом младшего разряда схемы приоритета, с последней кодовой магистралью.

Г

25 г., Корректор С. Файн

Род"",êò:.ð H. Коляда

saêàç 765/955 Изд. № 482 Тираж 780 Подписное

ЕПО «: Поиск» Государственного комитета СССР по делам изобретений и оп,рызий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Тип, Харьк. фил. пред. «Патент»

Составитель М. Аршавский

Текред А. Камышникова

73 !

3e

I 2;