Декодер сверточного кода

 

аФ Фн. Й0 о и и с- мИЗОБРЕТЕН (i i) 769736

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛ (б1) Дополнительное к авт. свид-ву (22) Заявлено 23.10.78 (21) 2677487/ с присоединением заявки №вЂ” (23) Приоритет (43) Опубликовано 07.10.80. Бюллете (45) Дата опубликования описания 0 (51) М. Кл.-

Н ОЗК 13, 34//

I I 041 1/10

Государственный комитет (53) УДК 621.394.14 (088.8) по делам изобретений и открытий (72) Авторы изобретения

Э. Э. Немировский и В. Н. Четверик (71) Заявитель (54) ДЕКОДЕР СВЕРТОЧНОГО КОДА

Изобретение относится к технике связи и может использоваться в системах передачи данных.

Известен декодер сверточного кода, содержащий последовательно соединенные блок управления, блок определения апостериорной вероятности и арифметический блок, выходы которого подключены к входам блока запоминания кода и блока синхронизации, выход которого подключен к 10 второму входу блока определения апостериорной вероятности, а также блок запоминания апостериорной вероятности, вход которого объединен с вторым входом арифметического блока (1). 15

Однако такой декодер имеет сложную схему.

Цель изобретения — упрощение декодера сверточного кода за счет сокращения объема памяти. 20

Для этого в декодер сверточного кода, содержащий последовательно соединенные блок управления, блок определения апостериорной вероятности и арифметический блок, выходы которого подключены к входам блока запоминания кода и блока синхронизации, выход которого подключен к второму входу блока определения апостернорной вероятности, а также блок запоминания апостериорной вероятности, вход кото- 30 рого объединен с вторым входом арифметического блока, введен циклический преобразователь адреса, к входу которого подключен выход блока управления, а выход циклического преобразователя адреса подключен к второму входу блока запоминания апостер нор ной вероятности, причем циклический преобразователь адреса выполнен из последовательно соединенных счетчика по модулю (К вЂ” 1), дешифратора, коммутатора и буферного блока адресов, при этом счетный вход счетчика по модулю (К вЂ” 1) подключен к (К вЂ” 1) входу коммутатора, первый вход которого подключен к управляющему входу буферного блока адресов, выход которого является выходом циклического преобразователя адреса, а второй вход коммутатора является входом циклического преобразователя адреса.

На фиг. 1 дана структурная электрическая схема предложенного декодера; на фиг. 2 — схема циклического преобразователя адреса; на фиг. 3 — временные диаграммы, поясняющие работу циклического преобразователя адреса.

Декодер содержит блок 1 управления, блок 2 определения апостериорной вероятности, арифметический блок 3, блок 4 запоминания кода, блок 5 синхронизации, блок б запоминания апостериорной вероятности, Ф.

71<9 136

k циклический преобразователь 7 адреса, который состоит из счетчика 8 по модулю (К вЂ” 1), дешифратора 9, коммутатора 10 и буферного блока 11 адресов.

Декодер работает следующим образом.

В начальном состоянии все блоки 4, 6 обнулены. На вход блока 2 поступает v отсчетов сигнала. В блоке 2 вычисляются 2ъ алгебраических сумм и разностей — «ветвевых метрик».

По окончании вычислений в блоке 2 на вход блока 1 подаются импульсы с частотой R.2". Каждое состояние счетчика 12 (блок 1, фиг. Зб) К параллельных разрядов передается на вход кодера 13, а младшие (К вЂ” 1) разрядов одновременно подаются на вход циклического преобразователя 7. В кодере 13 вырабатывается код адреса «ветвевой метрики» V, совпадающий с двоичным обозначением соответствующих канальных сигналов. По этому адресу в блоке 2 выбирается ветвевая метрика и передается на вход арифметического блока 3. Одновременно адрес преобразуется в исполнительный адрес. При этом коммутатор 10 соединяет разрядные шины. При начальном (нулевом) состоянии счетчика 8 соединяются одноименные разрядные шины. При каждом изменении состояния N счетчика 8 состояние коммутатора 10 циклически изменяется так, что всегда выполняется следующее правило соединения входных шин (1,..., i) с выходными шинами (1,..., j): — 1 = i — 1 + N (mod К вЂ” 1).

Выходной адрес коммутатора 10 передается на регистр 14 или 15 через переключатель 16 по следующему правилу: все четные по порядку поступления адреса (нулевой, второй и т. д.) передаются в регистр

14, все нечетные — в регистр 15, Переключатель 16 устанавливает соответствующие соединения в зависимости от значения (фиг. Ça) младшего разряда входного адреса, которое подается на управляющий вход переключателя 16. Содержимое одного из регистров 14 или 15 передается на выход циклического преобразователя 7 через переключатель 17 в зависимости от значения управляющего сигнала (фиг. Зв). По адресу производится выборка метрик и пересылка в блок 3 «старых» значений метрик состояний и запись в блок 6 из блока 3 «новых» значений метрик.

Период Т от момента.4 до t5 время обработки информации, относящейся к одной паре состояний кодера 13. В момент to производится выборка из блока 6 метрики, относящейся к состоянию кодера 13 (а„,,..., а, О). В интервале tp + t в арифметическом блоке 3 вычисляется новое значение метрики при переходе к состоянию О, a„,..., аь т. е. при а„= О. В момент 4 значение а,< меняется с 0 на 1 и в арифметическом блоке 3 вычисляется новое значе5

ЗО

65 ние метрики при переходе в состояние 1, а< ь...Да,.

В момент t> изменяется значение разрядов (фиг. За, б) счетчика 12. Производится выборка метрик по адресу, соответствующему состоянию кодера 13 (а„- ь..., а, ) и счет в арифметическом блоке 3 (на интервале 4 —:t ) нового значения метрики для перехода в состояние О, а,,..., а, (а„=О).

Второй адрес считывания, преобразованный в преобразователь 7, запоминается в регистре 15, соответствующее перключение переключателя 16 выполняется в момент t> управляющим сигналом (фиг. Ça). В последующие два момента времени t4 и t5 производится запись (фиг. Зд) новых значений метрик по тем >ке адресам, по которым ранее была сделана выборка и которые хранятся в регистрах 14, 15. Для этой цели в момент t> управляющий сигнал (фиг. Зв) подготавливает переключатель 17 для соединения регистра 14 с выходом преобразователя 7. К моменту записи t4 в арифметическом блоке 3 сравниваются два значения метрик (фиг. Зг) для состояния О, а„ь..., а . значение, полученное на пути, ведущему из состояния с а< — — О и значение, полученное на пути, ведущему из состояния с а> +1.

Наибольшее значение записывается в блок

6 в момент t< по адресу, выдаваемому на вход блока 6 из регистра 14, а соответствующее «выигравшее» значение (фиг. За) выдается из арифметического блока 3 в блок 4. Аналогичное сравнение двух метрик для состояния 1, а„ь..., а< и путей а< — О и а< — 1 выполняется в арифметическом блоке 3 а отрезке t< —. t>. К моменту записи

t5 переключатель 17, управляемый напряжением (фиг. Зв), подключает к выходу преобразователя 7 регистр 15, где хранится второй адрес записи.

Описанный цикл повторяется 2" †раз, после чего счетчик 13 переполняется и сбрасывается. В этот момент обновлены и переупорядочены все 2"- значений метрик состояний в блоке 6. Счетчик 8 увеличивает свое значение на 1 и тем самым изменяет соединения разрядов входного и выходного адресов в преобразователе 7, приводя его в соответствие с новым упорядочением результатов в блоке 6.

Введенный циклический преобразователь адреса 7 обеспечивает .автоматическое согласование периодически изменяющегося порядка метрик в блоке 6 с неизменным лексикографическим упорядочением перебираемых счетчиком 12 состояний кодера 13.

Предложенный декодер имеет более простую схему за счет сокращения объема памяти, Формула изобретения

1. Декодер сверточного кода, содержащий последовательно соединенные блок управления, блок определения апостериорной

769736 вероятности и арифметический блок, выходы которого подключены к входам блока запоминания кода и блока синхронизации, выход которого подключен к второму входу блока определения апостериорной веро- 5 ятности, а также блок запоминания апостериорной вероятности, вход которого объединен с вторым входом арифметического блока, отл и ч а ю щееся тем, что, с целью упрощения декодера сверточного кода за 1О счет сокращения объема памяти, введен циклический преобразователь адреса, к входу которого подключен выход блока управления, а выход циклического преобразователя адреса подключен к второму входу 15 блока запоминания апостериорной вероятности.

2. Декодер сверточного кода по п. 1, о тл и ч а ю шийся тем, что циклический преобразователь адреса выполнен из последовательно соединенных счетчика по модулю (К вЂ” 1), дешифратора, коммутатора и буферного блока адресов, при этом счетный вход счетчика по модулю (К вЂ” 1) подключен к (К вЂ” 1) входу коммутатора, первый вход которого подключен к управляющему входу буферного блока адресов, выход которого является выходом циклического преобразователя адреса, а второй вход коммутатора является входом циклического преобразователя адреса.

Источники информации, принятые во внимание при экспертизе

1. 1. S. lе!lег NTC-74. Conference Rekord

«Performance and implementation of the

vitebre deconing algorithm for satellite and

Space Communication Conference Preconrd, 1974 г., 37А-1-37 (прототип).,чг4

769736 .:

V г д оза

;-4.,кл Ф

Составитель Т. Маркина

Редактор Н. Тимонииа Техред И. Пеичко Корректор М. Гаврилова

Заказ 2412/12 Изд. № 504 Тираж 995 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раугпская наб., д. 4(5

Типография, пр. Сапунова, 2